Case-оператор в Verilog: правильная multi-way декодировка

Multi-way ветка

case - плоский dispatch-конструкт Verilog. Даёшь ему выражение - он выбирает совпавшую ветку:

case (expression)
    pattern_1: statement_1;
    pattern_2: statement_2;
    pattern_3: begin
        statement_3a;
        statement_3b;
    end
    default: default_statement;
endcase

Структурно похож на switch в C, но:

• Никакого break - каждая ветка неявно завершается следующей.
• Паттерны могут быть векторами, не только целыми.
• Синтезатор превращает всё это в плоский mux (или one-hot-дешифратор, когда паттерны это позволяют).

Разобранный пример: 4-to-1 mux

module mux4(
    input  wire [1:0] sel,
    input  wire [7:0] in0, in1, in2, in3,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            2'd0: out = in0;
            2'd1: out = in1;
            2'd2: out = in2;
            2'd3: out = in3;
            default: out = 8'bx;
        endcase
    end
endmodule

module test;
    reg [1:0] sel;
    wire [7:0] out;
    wire [7:0] a = 8'hA0, b = 8'hB0, c = 8'hC0, d = 8'hD0;

    mux4 dut(.sel(sel), .in0(a), .in1(b), .in2(c), .in3(d), .out(out));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            sel = i[1:0];
            #1 $display("sel=%0d out=%h", sel, out);
        end
        $finish;
    end
endmodule

Тело case имеет четыре явные ветки плюс default. Синтезатор видит 2-битный вход, отображённый на одно из четырёх значений, и выдаёт 4-to-1 мультиплексор. Чисто, плоско, быстро.

Почему нужен default

Для комбинационного case опустить default - та же ловушка, что if без else: любое несовпавшее значение оставляет out неприсвоенным, и синтезатор выводит latch.

Для 2-битного sel паттерны выше покрывают все четыре возможных значения - теоретически default избыточен. На практике:

1. Синтезатор не всегда доказывает, что ветки исчерпывающие.
2. Селектор может быть x или z в симуляции, что не совпадает ни с одним явным case.
3. Добавление новой ветки позже может оставить дефолтное поведение неопределённым.

Всегда пиши default. Для state machines и mux-логики, где знаешь, что default недостижим, присваивание 'x:

default: out = 8'bx;

…говорит синтезатору "это don't-care, оптимизируй свободно" и выводит яркий красный x в симуляции, если недостижимая ветка всё-таки случилась. Лучшее из двух миров.

State machine в case

Классическое использование case - логика переходов состояний конечного автомата:

module traffic_light(
    input  wire       clk,
    input  wire       reset,
    output reg  [1:0] light    // 00=red, 01=yellow, 10=green
);
    localparam RED    = 2'd0;
    localparam GREEN  = 2'd1;
    localparam YELLOW = 2'd2;

    reg [1:0] state;
    reg [3:0] timer;

    always @(posedge clk) begin
        if (reset) begin
            state <= RED;
            timer <= 4'd0;
        end else if (timer == 4'd0) begin
            case (state)
                RED:    begin state <= GREEN;  timer <= 4'd6; end
                GREEN:  begin state <= YELLOW; timer <= 4'd2; end
                YELLOW: begin state <= RED;    timer <= 4'd5; end
                default: begin state <= RED;   timer <= 4'd0; end
            endcase
        end else begin
            timer <= timer - 4'd1;
        end
    end

    always @(*) light = state;
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [1:0] light;
    traffic_light dut(.clk(clk), .reset(reset), .light(light));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #200 $finish;
    end

    always @(posedge clk)
        $display("t=%0t light=%0d", $time, light);
endmodule

Блок case (state) - логика переходов состояний. Каждая ветка решает, какое следующее состояние и сколько в нём оставаться. default тут недостижим (мы покрыли RED/GREEN/YELLOW исчерпывающе в 2-битном пространстве), но он на месте как страховка - если state каким-то образом станет 2'd3, FSM чисто сбросится в RED, а не залатчится.

Finite State Machines копает в этот паттерн глубже.

Несколько паттернов на одну ветку

Можно перечислить несколько паттернов, делящих один оператор, через запятую:

case (opcode)
    4'h0, 4'h1, 4'h2: result = a + b;
    4'h3, 4'h4:       result = a - b;
    4'h8:             result = a & b;
    default:          result = 8'd0;
endcase

Это два opcode, оба означающих "вычитать", три - "сложить". Синтезатор OR-ит паттерны вместе для компаратора.

casez и casex: don't-care матчинг

Иногда хочется матчить паттерн с некоторыми битами неуказанными - "любой opcode, начинающийся с 010":

casez (opcode)
    8'b010?_????: instruction = ALU_OP;
    8'b110?_????: instruction = LOAD_OP;
    8'b1110_????: instruction = JUMP_OP;
    default:      instruction = UNKNOWN;
endcasez

casez трактует ? (и z) в паттерне как don't-care. Каждый ? совпадает с 0 или 1. Полезно для декодирования форматов инструкций, где некоторые позиции бит не используются для определённых классов opcode.

casex расширяет это, чтобы трактовать и x как don't-care. casex опасен, потому что неинициализированные сигналы (которые x в симуляции) совпадают с каждой веткой, давая удивительное поведение. Большинство современных style guides рекомендуют casez и запрещают casex.

В SystemVerilog есть ещё case inside - самая чистая версия из всех, принимает диапазоны и списки - но чистый Verilog заканчивается на casez.

case vs цепочка if/else if

Обе конструкции могут выразить multi-way решения, но синтезируются в разное железо:

• case - плоский dispatch. Синтезатор может выдать one-hot-дешифратор, сбалансированное mux-дерево или другие плоские структуры. Постоянное время оценки.
• if/else if - приоритетная цепочка. Синтезатор выдаёт каскад, где каждый уровень добавляет задержку. Логарифмически медленнее.

Функционально перекрываются. Стилистически: используй case, когда условия - о значении одного выражения. Используй if/else if, когда есть настоящий приоритет или условия завязаны на разные сигналы.

// Лучше как case:
if      (sel == 2'd0) out = a;
else if (sel == 2'd1) out = b;
else if (sel == 2'd2) out = c;
else                  out = d;

// Лучше как if/else if:
if      (urgent_event)  next_state = HANDLE_URGENT;
else if (timer_expired) next_state = TIMEOUT;
else if (data_ready)    next_state = PROCESS;
else                    next_state = state;

Первые три условия все спрашивают "что такое sel?" - case читается естественнее и синтезируется площе. Вторые три - независимые события с очевидным приоритетом - if/else if лучше подходит.

Что дальше

Последний документ в этой главе - For Loops - разбирает for Verilog и удивительную штуку, которая случается, когда используешь его в синтезируемом коде. Потом всерьёз переходим в последовательностную логику и FSM.