Initial-блок в Verilog: настроечный код при старте симуляции

Одноразовый процедурный блок

initial begin ... end - родственник always. Разница: initial срабатывает ровно один раз, начиная с момента 0, и затем завершается. Никакого sensitivity list и никакого зацикливания.

Он существует ради одной вещи: настройки testbench. Установка начальных значений, запуск стимулов, открытие лог-файлов, вызов $finish после фиксированного времени симуляции - всё, что должно произойти один раз в начале запуска в известном порядке.

module simple_init;
    reg [7:0] data;

    initial begin
        $display("hello at time %0t", $time);
        data = 8'hA5;
        #10;
        $display("after 10 time units, data = %h", data);
        $finish;
    end
endmodule

Шагом за шагом, что делает симулятор:

1. Время продвигается к 0.
2. Запускается initial-блок. Первый $display печатает.
3. data устанавливается в 8'hA5.
4. #10 продвигает симулированное время на 10 единиц.
5. Второй $display печатает.
6. $finish завершает симуляцию.

Блок отработал один раз. Второго прохода нет.

Канонический скелет testbench

Почти каждый testbench, который ты напишешь, использует initial-блок вот так:

module dut(
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  in,
    output reg  [3:0]  out
);
    always @(posedge clk) begin
        if (reset) out <= 4'd0;
        else       out <= in;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [3:0] in;
    wire [3:0] out;

    dut u_dut(.clk(clk), .reset(reset), .in(in), .out(out));

    // Генератор clock - отдельный initial/always, чтобы было чище.
    always #5 clk = ~clk;

    // Стимулы и жизненный цикл.
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);

        // Держим reset 2 такта.
        in = 4'd0;
        #20 reset = 0;

        // Подаём стимулы.
        in = 4'd1; #10;
        in = 4'd5; #10;
        in = 4'd9; #10;
        in = 4'hF; #10;

        $display("done at %0t", $time);
        $finish;
    end
endmodule

Посмотри на форму - это шаблон testbench, к которому будешь тянуться каждый раз:

1. Открыть VCD dump-файл ($dumpfile, $dumpvars) - разбираем в Dumpfile and VCD.
2. Установить начальные значения и подержать reset несколько тактов.
3. Подать стимулы серией изменений, перемежающихся #-задержками.
4. $finish для чистого завершения симуляции.

Это всё. Каждый Verilog-тест, который увидишь, включая вендорские примеры, следует этому паттерну.

Несколько initial-блоков параллельны

Несколько initial-блоков в одном module все стартуют в момент 0 одновременно. Каждый прокручивает свои операторы в своём временном куске:

module parallel_init;
    initial begin
        #5  $display("[A] at time %0t", $time);
        #10 $display("[A] at time %0t", $time);
    end

    initial begin
        $display("[B] at time %0t", $time);   // печатает первым
        #2  $display("[B] at time %0t", $time);
        #20 $finish;
    end
endmodule

Симулятор запускает оба блока в момент 0. Первый $display блока B выполняется сразу. Блок A ждёт 5 единиц перед печатью. Блок B печатает снова в момент 2. Второй $display блока A срабатывает в момент 15. $finish блока B убивает симуляцию в момент 22.

Разделение setup, генерации clock и стимулов на отдельные initial-блоки - частый стиль: каждый блок короткий и делает одно дело.

Inline-инициализация в объявлениях

Частая компактная форма - инициализировать reg прямо при объявлении. Большинство симуляторов трактует это как initial:

reg clk = 0;
reg reset = 1;
reg [7:0] count = 0;

Эквивалентно:

reg clk;
reg reset;
reg [7:0] count;

initial begin
    clk = 0;
    reset = 1;
    count = 0;
end

Компактная форма - то, что увидишь в testbench: она ставит начальное значение прямо рядом с объявлением, где его легко увидеть глазами.

initial - simulation-only

Синтезаторы игнорируют initial-блоки. У реального железа нет "момента ноль", когда выполняется setup-код - есть включение питания, reset-сигналы и конфигурация, приходящая от этих событий. Если нужно, чтобы регистр стартовал в известном состоянии в реальном железе, приводи его reset-сигналом внутри always @(posedge clk):

always @(posedge clk) begin
    if (reset) state <= IDLE;
    else       state <= next_state;
end

Ветка if (reset) - синтезируемый эквивалент initial state = IDLE. Reset - ответ на "как мне инициализировать регистр в реальном железе?"

Некоторые FPGA-потоки принимают ограниченный initial для reset-значений регистров (например, тулы Xilinx), но это per-vendor расширение. Не полагайся на это в портируемом коде.

Что встретишь внутри initial

Несколько частых паттернов кроме стандартного скелета testbench:

Завершение по таймеру

initial begin
    #1000 $finish;   // страховка: убиваем sim после 1000 единиц времени
end

Отдельный initial, единственная задача которого - поставить жёсткий верхний предел симуляции. Даже если твой главный блок стимулов залипнет, ожидая сигнал, который не придёт, этот блок сработает и закончит запуск.

Настройка waveform

initial begin
    $dumpfile("dump.vcd");
    $dumpvars(0, test);   // дамп всего под scope `test`
end

Эти две строки говорят симулятору писать VCD-файл с каждым сигналом в scope test. Без них waveform не будет.

Начальный образ memory

reg [7:0] memory [0:255];

initial begin
    $readmemh("image.hex", memory);
end

$readmemh загружает hex-форматированный файл в массив. Используется в testbench для CPU, чтобы предзагрузить instruction memory. Simulation-only.

Типичные ошибки

Использование initial для синтезируемой логики. Не синтезируется. Используй reset-сигналы.

Забыли $finish. Без него симулятор крутит, пока его что-то не остановит (дефолтный таймер, ручное прерывание и т.д.). Для быстрого теста - нормально; для regression-скрипта - всегда $finish.

Забыли #delay между присваиваниями стимулов. Если напишешь a = 0; b = 1; без задержки, оба произойдут в одно симуляционное время, и DUT может увидеть их одновременно, а не как разные события. Вставляй #1 или больше между разными событиями стимулов.

Попытка приводить wire из initial. То же правило, что и у always: легальная цель только reg.

Что дальше

Ты увидел оба процедурных блока. Следующий документ разбирает самую путающую тему для новичков в Verilog: Blocking vs Non-blocking Assignment. Знание, когда использовать =, а когда <=, - это разница между работающим flip-flop и race-condition-кашей.