Что такое Verilog? Гид для начинающих по языку описания аппаратуры

Язык для описания схем

Большинство языков, с которыми ты сталкивался - Python, JavaScript, Go - описывают последовательность инструкций, чтобы CPU их выполнил. Verilog описывает схему. Ты прописываешь, какие wires существуют, какие регистры существуют и как сигналы между ними распространяются. Симулятор затем может проиграть поведение схемы, а инструмент синтеза может скомпилировать тот же самый текст в вентили и flip-flop реального чипа.

Это определение в одну строку. На осознание следствий уходит больше времени.

module hello;
    initial begin
        $display("hello from verilog");
        $finish;
    end
endmodule

Этот фрагмент выглядит как крошечная программа: module, блок initial, системная задача $display. Нажми Run - увидишь hello from verilog. Но под капотом симулятор не исполняет функцию - он делает вид, что время идёт, и продвигает схему вперёд. Поэтому ты будешь видеть $finish повсюду: кто-то должен сказать симулятору остановиться.

Что на самом деле значит "описание аппаратуры"

Строка C выполняется, когда счётчик команд до неё доходит. Строка Verilog описывает кусочек схемы, который существует всегда. Посмотри:

assign y = a & b;

Это не "вычисли y один раз". Это "существует wire y, и в каждый момент времени он равен a AND b". Меняешь a или b - y сразу следует за ними. Несколько assign в одном модуле - это не последовательность, это параллельные описания разных частей схемы.

Это ключевая особенность Verilog и источник любого бага новичка. Большая часть того, что ты пишешь, описывает вещи, происходящие параллельно, и те немногие конструкции, которые выглядят как упорядоченные операторы (внутри блоков initial и always), выглядят так только потому, что симулятор делает вид.

Что собирают на Verilog

Verilog используют на всех уровнях цифрового стека:

• Комбинационная логика. Сумматоры, мультиплексоры, дешифраторы, кусочки ALU - всё, где выход зависит только от текущих входов.
• Последовательностная логика. Счётчики, сдвиговые регистры, конечные автоматы, всё, что тактируется по posedge clk.
• Процессорные ядра. От учебных CPU из университетских курсов до open-source ядер RISC-V, которые поставляются на реальном кремнии - RTL обычно пишут на Verilog или SystemVerilog.
• Проекты для FPGA. Логика, которая загружается в FPGA от Xilinx или Intel - сетевые задачи, обработка изображений, встраиваемое управление - пишется в подавляющем большинстве на Verilog.
• ASIC. Кастомные чипы внутри твоего телефона, роутера, машины - фронтенд-проект на HDL, и Verilog - один из двух доминирующих вариантов.

Чтобы учиться, никакое железо не нужно. Всё в этих документах работает в симуляторе прямо в браузере.

Симуляция vs синтез

Есть два способа "запустить" Verilog, и они не одно и то же:

• Симуляция проигрывает поведение схемы в программе. Симулятор (Icarus Verilog, Verilator, ModelSim, коммерческие инструменты) читает твои модули плюс testbench - код, который подаёт входы - и выдаёт результаты: текстовые логи, формы сигналов (waveforms), отчёты pass/fail.
• Синтез берёт подмножество Verilog и компилирует его в netlist из реальных вентилей. Вендорский инструмент (Vivado, Quartus, design-compiler в крупных компаниях) делает это отображение. Синтезируемый Verilog должен подчиняться дополнительным правилам - блоков initial и вызовов $display в кремнии не существует.

Редактор в браузере на этих страницах делает симуляцию. Этого достаточно, пока ты не отправляешь реальный чип в производство и не программируешь FPGA.

Verilog vs SystemVerilog

Если начнёшь искать, увидишь оба названия. SystemVerilog - это надмножество: он сохраняет каждую конструкцию Verilog и добавляет фичи, в основном для верификации (классы, constrained-random тестирование, assertions, интерфейсы, гораздо более богатую систему типов). Всё, что ты учишь здесь, - это валидный SystemVerilog. Эти два названия в практике сливаются; большинство инструментов принимает оба, и большинство файлов всё равно заканчивается на .v. Мы будем говорить "Verilog" во всех этих документах.

Verilog vs VHDL

Оба - языки описания аппаратуры. Оба - стандарты IEEE. Оба существуют с 80-х. Различия:

• Синтаксис. Verilog происходит от C - фигурные скобки, лаконичные ключевые слова, более свободные правила типов. VHDL происходит от Ada - более многословный, гораздо строже к типам.
• География. Verilog доминирует в коммерческом проектировании в США. VHDL по-прежнему распространён в Европе, в оборонке и в более старых кодовых базах.
• Возможности. Они примерно эквивалентны по выразительности. Выбирай по тому, что использует твоя команда.

Если ты учишь HDL впервые, у Verilog более мягкий вход - меньше синтаксиса, более снисходительный, и стандартная "библиотека" примеров онлайн больше.

Как эти документы запускают Verilog

Редактор ниже использует Icarus Verilog (iverilog) под капотом. Он компилирует твой исходник в симулятор и запускает его в песочнице. Никакой лицензии Vivado, никакой установки Quartus, никакой платы FPGA не требуется. Ты пишешь module плюс маленький testbench, нажимаешь Run и видишь вывод и waveform.

module counter(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    counter dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

Это законченный 4-битный счётчик плюс testbench. Модуль counter - это design under test (DUT); модуль test дёргает clock, отпускает reset и печатает значение каждый такт. Запусти - увидишь, как count идёт от 0 до 15 и заворачивает обратно. Открой вкладку Waveform - увидишь то же самое в виде переходов напряжения.

Что дальше

Контекста хватает, чтобы начать писать модули. Следующий документ - Hardware vs Software - чуть подробнее разбирает смену ментальной модели, потому что это самая большая зацепка для новых программистов на Verilog. После этого - установка локального симулятора (опционально - в браузере и так работает), написание первого module с нуля и остальной язык.

Не спеши. Синтаксис маленький; работа в основном с ментальной моделью.