НовыйПуть
Изучи Verilog
Бесплатный интерактивный онлайн-курс Verilog. Ты пишешь Verilog на каждом уроке - с подсказками ИИ, когда вывод симуляции расходится с ожидаемым, и бесплатным сертификатом по окончании.
3,093+ codders записались
128 уроков112 задачи628 вопросов квиза
- Для начинающих
Помощь ИИ при написании кода
Практические интерактивные уроки
Аудио-озвучка к каждому уроку
Тесты для проверки знаний
Бесплатный сертификат о прохождении
Программа
Раздел 1
Основы
Начать разделНачатьРазвернутьСвернутьСоздайте прочную основу в цифровом проектировании, освоив ключевые навыки работы с VerilogВведение
5 уроков433Типы данных
7 уроков853Система счисления
6 уроков646Операторы. Часть 1
5 уроков535Операторы, часть 2
6 уроков647Модули
7 уроков755Присваивание и логические элементы
6 уроков648Проект полусумматора
Проект3 уроков1Процедурные блоки
6 уроков646Принятие решений
6 уроков634Циклы
6 уроков646Проект мультиплексора
Проект3 уроков1Синхронизация и задержки
6 уроков645Основы тестбенча
6 уроков644Контроллер светофора
Проект5 уроков1Заключительные задания
3 уроков3UART
Проект4 уроков1Раздел 2
Проектирование и верификация RTL
Начать разделНачатьРазвернутьСвернутьСоздавайте надежный RTL-код на Verilog, используя комбинационную логику, знаковую арифметику, повторно используемые модули, управляемые конвейеры и явно заданное поведение памяти. Проверяйте проекты с помощью самопроверяющихся тестовых стендов, практических заданий повышенной сложности и проекта Sample Monitor.Надёжная комбинационная RTL-логика
5 уроков916Разрядности и знаковая арифметика
5 уроков916Переиспользуемый RTL
5 уроков916Управляемая последовательная RTL-логика
5 уроков916Память и таблицы поиска
5 уроков916Самопроверяющиеся тестовые стенды
5 уроков916Проект — пример монитора
Проект5 уроков1Финальные испытания
3 уроков3
Что вы получаете
Всё, что вам нужно, чтобы научиться программировать
Learn by Doing
Write real code, query databases, build websites, and master AI prompts. Our interactive lessons cover every skill modern developers need.
playground.js
Code Editor
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
Test #1
Test #2
Test #3
Input
"Alex"
Output
"Hello, Coddy! Alex"
Build Your Streak
Stay consistent and watch your progress grow! Track your daily coding habit, protect your streak with freeze days, and earn rewards for showing up every day.
12 days streak
Return tomorrow to keep your streak!
January 2026
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
21
22
23
24
25
26
27
28
29
30
Double or Nothing
Day 5 of 7
Streak Freeze
2 left
Code Anywhere
Take your coding journey on the go! No setup, no downloads - just open and start coding. Available on iOS, Android and Web with 4.9 star ratings.
7
250
5
Variables
CONTINUE
4.9
Rating
You're Not Alone
Compete on global leaderboards, invite friends to earn rewards, and celebrate each other's wins. Coding is better with friends!
Challenger LeagueTop 7 advance
1
Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
Promotion zoneEvery way to learn
Read, listen, test yourself, ask the AI, or look up anything you've already covered. Every lesson meets you where you are.
Intro to Variables
Audio
A variable is a named container that stores a value you can reference later in your program.
In Python, you create one by writing the name, an equals sign, then the value you want to store.
The value can change over time - reassigning the name simply points it to a new value.
1xSarah
Earn a Certificate
Earn certificates for every course you complete. Add them to your LinkedIn profile and resume to showcase your coding expertise to employers.
Certificate of CompletionThis certifies thatJohn Doehas successfully completedPython Fundamentals
Python Fundamentals
DateJan 2026
Add to LinkedInПочему стоит учить Verilog с Coddy
- Пиши и симулируй настоящий Verilog прямо в браузере. Никакого Icarus, Vivado или ModelSim ставить не нужно - каждый урок компилирует твой Verilog-модуль и запускает testbench на сервере, а вывод симуляции и любые ошибки компиляции показываются мгновенно.
- Verilog так, как им реально пользуются цифровые инженеры: модули и порты, wires против registers, примитивы логических вентилей (AND/OR/NOT/XOR), blocking- и non-blocking-присваивания, комбинационные и последовательные always-блоки, параметры, конечные автоматы и testbench с
$display,$monitorи$dumpvars. Основы языка описания аппаратуры, нужные ещё до того, как ты возьмёшь в руки FPGA. - Подсказки ИИ проведут тебя через те места Verilog, где спотыкаются все: blocking против non-blocking внутри always-блоков, когда брать
wire, а когдаreg, числа с размером и без, и что означают значенияxиz- чтобы с первого урока ты выстраивал правильную модель аппаратуры (а не программы) в голове. - Делай настоящие аппаратные проекты, а не просто упражнения: полусумматор (half adder), мультиплексоры 2-в-1 и 4-в-1, контроллер светофора как FSM и UART-передатчик. У каждого проекта свой testbench, так что ты видишь свою схему симулирующейся от начала до конца.
Частые вопросы об изучении Verilog
Для чего используется Verilog?
Verilog - это язык описания аппаратуры (HDL), на котором проектируют и симулируют цифровые схемы: FPGA, ASIC и чипы практически любого современного устройства. Инженеры описывают поведение железа на Verilog, симулируют его для проверки корректности, а затем синтезируют до реальных вентилей и триггеров. Это рабочий язык в Intel, AMD, NVIDIA, Apple, Qualcomm и в большинстве FPGA-компаний.
Verilog сложно учить?
Verilog внешне похож на C, но ментальная модель совсем другая - ты описываешь железо, которое работает параллельно, а не программу, которая исполняется строка за строкой. Сам синтаксис простой; сложно начать мыслить wires, registers и фронтами тактового сигнала, а не переменными и вызовами функций. Курс вводит «железное» мышление постепенно: от простой комбинационной логики к тактируемым always-блокам, конечным автоматам и полноценным testbench.
Verilog или VHDL - что выбрать?
Оба - основные HDL, и делают одну и ту же работу. Verilog (и его наследник SystemVerilog) доминирует в полупроводниковой индустрии США, в крупных чип-компаниях и в большинстве современных потоков верификации. VHDL чаще встречается в европейской промышленности, аэрокосмическом и оборонном секторах. Если конкретного работодателя в голове нет, в качестве первого HDL безопаснее выбрать Verilog - синтаксис ближе к C, и больше бесплатных инструментов и open-source-проектов вокруг.
Нужно ли знать Verilog для работы с FPGA?
Да - Verilog (или VHDL, или всё чаще SystemVerilog) - это то, на чём описывают, что именно делает FPGA. Инструменты вендоров вроде Vivado, Quartus и Lattice Radiant принимают на вход Verilog/SystemVerilog. Есть визуальные среды и high-level synthesis (HLS), но всё, что серьёзнее игрушечного проекта на FPGA, в итоге пишется или читается на Verilog.
Сколько времени нужно, чтобы выучить Verilog?
Базу Verilog - модули, порты, wires, registers, операторы, простые always-блоки - реально освоить за две-три недели ежедневной практики. Удобство с конечными автоматами, testbench и проектами курса (half adder, мультиплексор, FSM-светофор, UART) обычно занимает ещё один-два месяца. Следующий шаг - запустить свои схемы на настоящей FPGA-плате - это уже отдельная кривая обучения поверх самого языка.
Можно ли учить Verilog онлайн бесплатно?
Да. Интерактивный курс Verilog бесплатный - полные уроки, упражнения по коду, симулируемые testbench и сертификат. Verilog компилируется и симулируется на сервере, так что ставить Icarus Verilog, Vivado или какой-либо FPGA-тулчейн локально, чтобы начать писать настоящий HDL, не нужно.
Дают ли сертификат после курса Verilog?
Да. После завершения курса Verilog ты получаешь бесплатный сертификат об окончании. Проверяемый сигнал, который можно добавить в резюме или показать в LinkedIn рядом с FPGA-проектами, RTL-дизайнами или testbench, которые ты сделал.
