Ports module в Verilog: input, output и inout с примерами

Интерфейс module

Port list module - это его интерфейс: всё, что внешний мир может увидеть и потрогать. Внутри module тело вычисляет выходы из входов. Ports - это провода, пересекающие границу.

Современный ANSI-стиль кладёт направление, тип и ширину прямо в одну строку:

module my_module(
    input  wire        clk,
    input  wire        reset,
    input  wire [7:0]  data_in,
    output reg  [7:0]  data_out,
    output wire        valid
);
    // тело
endmodule

Это вся форма. У каждого port есть:

• Направление: input, output или inout.
• Тип: wire или reg (или logic в SystemVerilog).
• Ширина: диапазон вроде [7:0] или однобитный, если опущена.
• Имя: идентификатор, который ты будешь использовать в теле.

Три направления

input - приводится в действие снаружи

Inputs всегда wire. Driver - снаружи module: либо сигнал модуля выше, либо reg из testbench. Внутри этого module можно читать inputs в выражениях, но никогда не присваивать им:

module reader(input wire [7:0] data);
    initial $display("data = %h", data);
endmodule

Запись data = ... внутри module была бы ошибкой.

output - приводится в действие изнутри

Outputs приводятся чем-то внутри этого module. Они могут быть wire (приводятся через assign или выход подмодуля) или reg (приводятся из always/initial).

module driver(
    input  wire       a,
    input  wire       b,
    input  wire       clk,
    output wire       y,    // wire - приводится через assign
    output reg        q     // reg  - приводится через always
);
    assign y = a & b;       // OK, потому что y - wire

    always @(posedge clk)
        q <= a;             // OK, потому что q - reg
endmodule

Попытка присвоить y внутри always-блока или приводить q через assign - ошибка компиляции. Выбор ключевого слова должен соответствовать driver.

inout - двунаправленный

inout-ports - это wires, которые могут приводиться в действие либо module, либо тем, что снаружи, попеременно. Они появляются на границах чипа - линии SDA для I²C, двунаправленные GPIO-pins, общие data-шины. Внутри module ты управляешь направлением через tri-state-паттерн:

module bidir_pin(
    input  wire data_out,
    input  wire output_enable,
    output wire data_in,
    inout  wire pin
);
    assign pin     = output_enable ? data_out : 1'bz;
    assign data_in = pin;
endmodule

pin - общий wire. Когда output_enable high, module приводит pin в data_out. Когда low - отпускает pin в high-impedance (z), позволяя внешнему driver использовать его. data_in всегда наблюдает, что сейчас на pin.

inout редок во внутренне-чисто-логических блоках. Если строишь контроллер памяти, ядро CPU, image-processing-pipeline - может вообще не понадобиться. Это фича для I/O-ring на границах чипа.

Однобитные vs многобитные ports

Диапазон ширины опционален - опусти его для однобитного port:

input wire valid,         // 1 бит
input wire [7:0] data,    // 8 бит
input wire [31:0] addr,   // 32 бита

Для ширин можно использовать parameters - так работают параметризованные модули:

module bus #(
    parameter WIDTH = 32
)(
    input  wire [WIDTH-1:0] in,
    output wire [WIDTH-1:0] out
);
    assign out = in;
endmodule

ANSI vs Verilog-1995

Иногда увидишь старый код, в котором port list и объявления разделены:

// Старый стиль Verilog-1995 - НЕ делай так в новом коде
module foo(clk, data_in, data_out);
    input clk;
    input [7:0] data_in;
    output reg [7:0] data_out;
    // ...
endmodule

Port list содержит только имена; каждый port затем объявлен отдельно внутри тела. Многословно, склонно к ошибкам "назван в port list, но не объявлен" и в два раза больше печатать. ANSI-2001 (тот, что показан во всех этих документах) заменяет оба:

module foo(
    input  wire       clk,
    input  wire [7:0] data_in,
    output reg  [7:0] data_out
);
    // ...
endmodule

Используй ANSI-стиль. Тулы поддерживают его с 2001 года.

Полный пример

module shifter #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             load,
    input  wire [WIDTH-1:0] data_in,
    input  wire             shift_en,
    output reg  [WIDTH-1:0] data_out,
    output wire             msb_out
);
    // Комбинационный выход - assign приводит wire
    assign msb_out = data_out[WIDTH-1];

    // Последовательностный выход - always приводит reg
    always @(posedge clk) begin
        if (reset)         data_out <= 0;
        else if (load)     data_out <= data_in;
        else if (shift_en) data_out <= data_out << 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg load = 0;
    reg shift_en = 0;
    reg [7:0] data_in;
    wire [7:0] data_out;
    wire msb_out;

    shifter #(.WIDTH(8)) dut(
        .clk(clk),
        .reset(reset),
        .load(load),
        .data_in(data_in),
        .shift_en(shift_en),
        .data_out(data_out),
        .msb_out(msb_out)
    );

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;

        data_in = 8'h81;
        #10 load = 1;
        #10 load = 0;

        shift_en = 1;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t data_out=%b msb_out=%b", $time, data_out, msb_out);
endmodule

В этом одном module есть:

• Parameter (WIDTH).
• Inputs для clock, reset, load enable, data и shift enable.
• reg-выход (data_out), приводимый внутри блока always.
• wire-выход (msb_out), приводимый непрерывным присваиванием.
• Полное ANSI-объявление, в котором направление, тип и ширина каждого port прописаны inline.

Так формируется почти каждый синтезируемый module, который ты напишешь.

Что дальше

Следующий документ - Module Instantiation - показывает, как взять этот module и использовать его внутри более крупного проекта. Shifter, который ты только что написал, сам по себе бесполезен; он окупается, когда что-то его инстанцирует и встраивает в систему.