Verilog Initial Block: Simülasyon Başlangıcında Kurulum Kodu Çalıştırma

Tek-Atımlık Bir Prosedürel Blok

initial begin ... end, always'in kardeşidir. Fark: initial tam olarak bir kez çalışır, 0 zamanında başlar ve sonra sona erer. Sensitivity list yok, döngü yok.

Tek bir nedenle var: testbench kurulumu. Başlangıç değerleri ayarlama, stimulus başlatma, log dosyaları açma, sabit bir simülasyon süresi sonrası $finish çağırma - bir çalışmanın başında bilinen bir sırada bir kez gerçekleşmesini istediğin her şey.

module simple_init;
    reg [7:0] data;

    initial begin
        $display("hello at time %0t", $time);
        data = 8'hA5;
        #10;
        $display("after 10 time units, data = %h", data);
        $finish;
    end
endmodule

Simülatörün ne yaptığını adım adım izle:

1. Zaman 0'a ilerler.
2. initial bloğu başlar. İlk $display yazdırılır.
3. data, 8'hA5'e ayarlanır.
4. #10, simüle edilen zamanı 10 birim ilerletir.
5. İkinci $display yazdırılır.
6. $finish simülasyonu bitirir.

Blok bir kez çalıştı. İkinci bir geçiş yok.

Kanonik Testbench İskeleti

Yazacağın hemen hemen her testbench böyle bir initial bloğu kullanır:

module dut(
    input  wire        clk,
    input  wire        reset,
    input  wire [3:0]  in,
    output reg  [3:0]  out
);
    always @(posedge clk) begin
        if (reset) out <= 4'd0;
        else       out <= in;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [3:0] in;
    wire [3:0] out;

    dut u_dut(.clk(clk), .reset(reset), .in(in), .out(out));

    // Saat üreticisi - temiz tutmak için ayrı initial/always.
    always #5 clk = ~clk;

    // Stimulus ve yaşam döngüsü.
    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);

        // Reset'i 2 döngü uygula.
        in = 4'd0;
        #20 reset = 0;

        // Stimulus sür.
        in = 4'd1; #10;
        in = 4'd5; #10;
        in = 4'd9; #10;
        in = 4'hF; #10;

        $display("done at %0t", $time);
        $finish;
    end
endmodule

Şekle bak - her seferinde uzanacağın testbench şablonudur:

1. VCD dump dosyasını aç ($dumpfile, $dumpvars) - Dumpfile and VCD bölümünde kapsanır.
2. Başlangıç değerleri ayarla ve reset'i birkaç döngü tut.
3. Stimulus sür, # gecikmeleriyle araya serpilmiş bir dizi değişiklik aracılığıyla.
4. Simülasyonu temiz bir şekilde bitirmek için $finish.

Hepsi bu. Göreceğin her Verilog testi, satıcı örneklerindekiler dahil, bu kalıbı takip eder.

Birden Çok initial Bloğu Paraleldir

Aynı modüldeki birkaç initial bloğu hepsi 0 zamanında aynı anda başlar. Her biri kendi zaman diliminde kendi ifadelerini çalıştırır:

module parallel_init;
    initial begin
        #5  $display("[A] at time %0t", $time);
        #10 $display("[A] at time %0t", $time);
    end

    initial begin
        $display("[B] at time %0t", $time);   // önce yazdırır
        #2  $display("[B] at time %0t", $time);
        #20 $finish;
    end
endmodule

Simülatör her iki bloğu da 0 zamanında başlatır. B bloğunun ilk $display'i hemen çalışır. A bloğu yazdırmadan önce 5 birim bekler. B 2 zamanında tekrar yazdırır. A'nın ikinci yazdırması 15 zamanında ateşlenir. B'nin $finish'i simülasyonu 22 zamanında öldürür.

Kurulumu, saat üretimini ve stimulus'u ayrı initial bloklara bölmek yaygın bir stildir - her blok kısadır ve bir şey yapar.

Tanımlamalarda Inline Initialization

Yaygın bir kompakt form: bir reg'i tanımlama zamanında başlangıçta initialize et. Çoğu simülatör bunu bir initial ile aynı şekilde işler:

reg clk = 0;
reg reset = 1;
reg [7:0] count = 0;

Bu şuna eşdeğerdir:

reg clk;
reg reset;
reg [7:0] count;

initial begin
    clk = 0;
    reset = 1;
    count = 0;
end

Kompakt form testbench'lerde göreceğindir - başlangıç değerini taramayı kolaylaştırdığı tanımlamanın yanına koyar.

initial Yalnızca Simülasyona Özgüdür

Sentez araçları initial bloklarını yok sayar. Gerçek donanımın, kurulum kodunun çalıştığı bir "zaman sıfır" anı yoktur - güç açma, reset sinyalleri ve bunlardan gelen konfigürasyona sahiptir. Gerçek donanımda bir register'ın bilinen bir durumda başlamasına ihtiyacın varsa, onu bir always @(posedge clk) içinde bir reset sinyaliyle sür:

always @(posedge clk) begin
    if (reset) state <= IDLE;
    else       state <= next_state;
end

O if (reset) dalı, initial state = IDLE'ın sentezlenebilir karşılığıdır. Reset, "gerçek donanımda bir register'ı nasıl initialize ederim?" sorusunun cevabıdır.

Bazı FPGA akışları register reset değerleri için kısıtlı bir initial'ı kabul eder (örneğin Xilinx araçları), ama bu satıcıya özgü bir uzantıdır. Taşınabilir kodda buna güvenme.

initial İçinde Göreceğin Şeyler

Standart testbench iskeleti ötesindeki birkaç yaygın kalıp:

Zaman Gecikmeli Sonlandırma

initial begin
    #1000 $finish;   // güvenlik ağı: 1000 zaman birimi sonra sim'i öldür
end

Tek işi simülasyona sert bir üst sınır koymak olan ayrı bir initial. Ana stimulus bloğun asla gelmeyen bir sinyali beklerken deadlock'a girse bile, bu blok tetiklenir ve çalışmayı bitirir.

Waveform Kurulumu

initial begin
    $dumpfile("dump.vcd");
    $dumpvars(0, test);   // test scope'u altındaki her şeyi dump et
end

Bu iki satır simülatöre test scope'undaki her sinyalle bir VCD dosyası yazmasını söyler. Onlarsız, waveform alamazsın.

İlk Memory İmajı

reg [7:0] memory [0:255];

initial begin
    $readmemh("image.hex", memory);
end

$readmemh, hex formatlı bir dosyayı array'e yükler. Instruction memory'yi önceden yüklemek için CPU testbench'lerinde kullanılır. Yalnızca simülasyon.

Yaygın Hatalar

initial'ı sentezlenebilir mantık için kullanmak. Sentezlenmez. Bunun yerine reset sinyallerini kullan.

$finish'i unutmak. Onsuz simülatör başka bir şey durdurana kadar çalışır (varsayılan zaman sınırı, manuel kesinti vb.). Hızlı bir test için iyidir; regression script için her zaman $finish.

Stimulus atamaları arasında #delay'i unutmak. Gecikmesiz a = 0; b = 1; yazarsan, her ikisi de aynı simülasyon zamanında gerçekleşir ve DUT bunları ayrı olaylar olarak değil eşzamanlı olarak görebilir. Ayrı stimulus olayları arasına #1 veya daha uzun ekle.

initial'dan bir wire sürmeye çalışmak. always ile aynı kural: yalnızca reg yasal hedeftir.

Sırada Ne Var

İki prosedürel blok türünü gördün. Bir sonraki doc, başlangıç seviyesi Verilog'daki en kafa karıştırıcı konuyu kapsar: Blocking vs Non-blocking Atama. Ne zaman = ne zaman <= kullanılacağını bilmek, çalışan bir flip-flop ile bir race condition felaketi arasındaki farktır.