YeniYolculuk
Verilog Öğren
Ücretsiz ve etkileşimli online Verilog kursu. Her derste Verilog yazıyorsun; simülasyon çıktısı beklediğinle uyuşmadığında AI ipuçları ve bitirince ücretsiz bir sertifika alıyorsun.
3,093+ codders kayıtlı
128 ders112 görev628 quiz sorusu
- Başlangıç dostu
Yapay zeka destekli kodlama yardımı
Uygulamalı interaktif dersler
Her derste sesli anlatım
Bilgini sınamak için testler
Ücretsiz tamamlama sertifikası
Müfredat
Bölüm 1
Temel Bilgiler
Bölüme başlaBaşlaGenişletDaraltTemel Verilog becerileriyle dijital tasarım alanında sağlam bir temel oluşturunGiriş
5 ders433Veri Türleri
7 ders853Sayı Sistemi
6 ders646Operatörler Bölüm 1
5 ders535Operatörler Bölüm 2
6 ders647Modüller
7 ders755Atama ve Kapılar
6 ders648Yarım Toplayıcı Projesi
Proje3 ders1Prosedürel Bloklar
6 ders646Karar Verme
6 ders634Döngüler
6 ders646Multiplexer Projesi
Proje3 ders1Zamanlama ve Gecikmeler
6 ders645Testbench Temelleri
6 ders644Trafik Işığı Denetleyicisi
Proje5 ders1Son Zorluklar
3 ders3UART
Proje4 ders1Bölüm 2
RTL Tasarımı ve Doğrulama
Bölüme başlaBaşlaGenişletDaraltEksiksiz kombinasyonel mantık, işaretli aritmetik, yeniden kullanılabilir modüller, kontrollü ardışık işlem hatları ve açık bellek davranışıyla güvenilir Verilog RTL tasarlayın. Self-checking testbench'ler, ileri düzey uygulamalar ve Sample Monitor projesiyle tasarımlarınızı doğrulayın.Güvenilir Kombinasyonel RTL
5 ders916Bit Genişlikleri ve İşaretli Aritmetik
5 ders916Yeniden Kullanılabilir RTL
5 ders916Kontrollü Ardışıl RTL
5 ders916Bellek ve Arama Tabloları
5 ders916Kendi Kendini Denetleyen Testbench'ler
5 ders916Proje - Örnek Monitörü
Proje5 ders1Son Zorluklar
3 ders3
Neler elde edersin
Kod yazmayı öğrenmek için kullanacağın her şey
Learn by Doing
Write real code, query databases, build websites, and master AI prompts. Our interactive lessons cover every skill modern developers need.
playground.js
Code Editor
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
Test #1
Test #2
Test #3
Input
"Alex"
Output
"Hello, Coddy! Alex"
Build Your Streak
Stay consistent and watch your progress grow! Track your daily coding habit, protect your streak with freeze days, and earn rewards for showing up every day.
12 days streak
Return tomorrow to keep your streak!
January 2026
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
21
22
23
24
25
26
27
28
29
30
Double or Nothing
Day 5 of 7
Streak Freeze
2 left
Code Anywhere
Take your coding journey on the go! No setup, no downloads - just open and start coding. Available on iOS, Android and Web with 4.9 star ratings.
7
250
5
Variables
CONTINUE
4.9
Rating
You're Not Alone
Compete on global leaderboards, invite friends to earn rewards, and celebrate each other's wins. Coding is better with friends!
Challenger LeagueTop 7 advance
1
Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
Promotion zoneEvery way to learn
Read, listen, test yourself, ask the AI, or look up anything you've already covered. Every lesson meets you where you are.
Intro to Variables
Audio
A variable is a named container that stores a value you can reference later in your program.
In Python, you create one by writing the name, an equals sign, then the value you want to store.
The value can change over time - reassigning the name simply points it to a new value.
1xSarah
Earn a Certificate
Earn certificates for every course you complete. Add them to your LinkedIn profile and resume to showcase your coding expertise to employers.
Certificate of CompletionThis certifies thatJohn Doehas successfully completedPython Fundamentals
Python Fundamentals
DateJan 2026
Add to LinkedInCoddy ile neden Verilog öğrenmelisin
- Gerçek Verilog kodunu tarayıcında yaz ve simüle et. Icarus, Vivado veya ModelSim kurmak yok - her ders Verilog modülünü derler ve testbench'i sunucu tarafında çalıştırır, simülasyon çıktısını ve varsa derleme hatalarını anında gösterir.
- Verilog'u dijital tasarımcıların gerçekten kullandığı şekilde: modüller ve portlar, wire vs. register, mantık kapısı ilkelleri (AND/OR/NOT/XOR), blocking vs. non-blocking atamalar, kombinasyonel ve ardışıl always blokları, parametreler, sonlu durum makineleri ve
$display,$monitor,$dumpvarsile testbench'ler. Bir FPGA'ya dokunmadan önce ihtiyacın olan donanım tanımlama dili temelleri. - AI ipuçları, Verilog'da herkesin takıldığı yerlerde sana yol gösterir: always blokları içinde blocking vs. non-blocking, ne zaman
wirene zamanregkullanılır, boyutlu vs. boyutsuz sayılar,xvezdeğerlerinin anlamı - böylece daha ilk dersten yazılım değil donanım zihniyetini doğru kurarsın. - Sadece alıştırma değil, gerçek donanım projeleri yap: bir half adder, 2'ye-1 ve 4'e-1 multiplexer, FSM olarak bir trafik lambası kontrolcüsü ve bir UART vericisi. Her projenin kendi testbench'i var, böylece tasarımını uçtan uca simüle edilirken görüyorsun.
Verilog öğrenmeyle ilgili sık sorulan sorular
Verilog ne için kullanılır?
Verilog, dijital devreleri -FPGA'leri, ASIC'leri ve neredeyse her modern cihazın içindeki çipleri- tasarlamak ve simüle etmek için kullanılan bir donanım tanımlama dilidir (HDL). Mühendisler donanım davranışını Verilog'da anlatır, doğruluğunu doğrulamak için simüle eder ve sonra gerçek kapılar ile flip-flop'lara sentezler. Intel, AMD, NVIDIA, Apple, Qualcomm ve çoğu FPGA şirketinde standart dildir.
Verilog öğrenmek zor mu?
Verilog C'ye çok benzer görünür, ama zihinsel modeli tamamen farklıdır - satır satır çalışan yazılım değil, paralel çalışan donanım tarif edersin. Söz dizimi kolay; asıl zor olan değişkenler ve fonksiyon çağrıları yerine wire'lar, register'lar ve clock kenarları cinsinden düşünmek. Kurs donanım düşüncesini kademeli olarak tanıtır; basit kombinasyonel mantıkla başlar, clock'lu always bloklarına, sonlu durum makinelerine ve tam testbench'lere kadar gider.
Verilog mu VHDL mi - hangisini öğrenmeliyim?
İkisi de yaygın HDL'lerdir ve aynı işi yapar. Verilog (ve halefi SystemVerilog) ABD'deki yarı iletken endüstrisine, büyük çip şirketlerine ve modern doğrulama akışlarının çoğuna hâkimdir. VHDL Avrupa endüstrisinde, havacılık ve savunmada daha yaygındır. Aklında belirli bir işveren yoksa, ilk HDL olarak Verilog daha güvenli bir tercih - söz dizimi olarak C'ye daha yakın ve ücretsiz araç ile açık kaynak tasarım ekosistemi daha büyük.
FPGA işi için Verilog bilmem gerekiyor mu?
Evet - Verilog (ya da VHDL, ya da giderek SystemVerilog) bir FPGA'nın aslında ne yaptığını tanımlama biçimindir. Vivado, Quartus ve Lattice Radiant gibi üretici araçları girdi olarak Verilog/SystemVerilog kabul eder. Yüksek seviyeli sentez (HLS) ve görsel araçlar var, ama bir FPGA'da oyuncak proje ötesindeki her şey eninde sonunda Verilog'da yazılır ya da okunur.
Verilog öğrenmek ne kadar sürer?
Verilog'un temelleri -modüller, portlar, wire'lar, register'lar, operatörler, basit always blokları- günlük pratikle iki-üç hafta sürer. Sonlu durum makineleri, testbench'ler ve bu kurstaki projelerle (half adder, multiplexer, FSM trafik lambası, UART) rahatlamak genelde bir-iki ay daha alır. Bir sonraki adım -tasarımlarını gerçek bir FPGA kartında çalıştırmak- dilin üstüne ayrı bir öğrenme eğrisidir.
Verilog'u online ücretsiz öğrenebilir miyim?
Evet. Etkileşimli Verilog kursu ücretsiz - tam dersler, kod alıştırmaları, simüle edilmiş testbench'ler ve sertifika. Verilog sunucu tarafında derlenir ve simüle edilir, dolayısıyla gerçek HDL yazmaya başlamak için bilgisayarına Icarus Verilog, Vivado veya başka bir FPGA toolchain'i kurman gerekmez.
Verilog kursunu bitirince sertifika alıyor muyum?
Evet. Verilog kursunu bitirince ücretsiz bir tamamlama sertifikası alırsın. Özgeçmişine ekleyebileceğin veya yaptığın FPGA projeleri, RTL tasarımları ya da testbench'lerle birlikte LinkedIn'de paylaşabileceğin doğrulanabilir bir sinyal.
