YeniYolculuk
Verilog Öğren
Ücretsiz ve etkileşimli online Verilog kursu. Her derste Verilog yazıyorsun - modüller ve portlar, wire'lar ve register'lar, mantık kapısı ilkelleri, always blokları, FSM'ler ve dijital tasarımcıların gerçekten kullandığı testbench kalıpları - simülasyon çıktısı beklediğinle uyuşmadığında AI ipuçlarıyla, ve bitirince ücretsiz sertifikayla.
2,500+ codders kayıtlı
- Başlangıç dostu
Yapay zeka destekli kodlama yardımı
Uygulamalı interaktif dersler
Her derste sesli anlatım
Bilgini sınamak için testler
Ücretsiz tamamlama sertifikası
Müfredat
Bölüm 1
Temeller
Bölüme başlaBaşlaGenişletDaraltTemel Verilog becerileriyle dijital tasarımda güçlü bir temel oluşturunGiriş
5 ders433- 01Verilog Nedir?Görev
- 02Donanım ve YazılımQuiz
- 03Tasarım Soyutlama SeviyeleriGörevQuiz
- 04İlk ModülünüzGörevQuiz
- 05Yorum SatırlarıGörevQuiz
Veri Tipleri
7 ders753- 01Wire TipiGörevQuiz
- 02Reg TipiGörevQuiz
- 03Integer ve RealGörevQuiz
- 04VektörlerGörevQuiz
- 05DizilerGörevQuiz
- 06ParametrelerGörevQuiz
- 07Özet - Sinyal TanımlamaGörev
Sayı Sistemleri
6 ders646- 01İkilik GösterimGörevQuiz
- 02Boyutlandırılmış SayılarGörevQuiz
- 03Boyutlandırılmamış SayılarGörevQuiz
- 04Negatif SayılarGörevQuiz
- 05Özel Değerler X ve ZGörevQuiz
- 06Özet - Sayı FormatlarıGörev
Operatörler Bölüm 1
5 ders535- 01Aritmetik OperatörlerGörevQuiz
- 02Modül OperatörüGörevQuiz
- 03Karşılaştırma OperatörleriGörevQuiz
- 04Özet - Basit MatematikGörev
- 05Bitsel OperatörlerGörevQuiz
Operatörler Bölüm 2
6 ders647- 01Mantıksal OperatörlerGörevQuiz
- 02İndirgeme OperatörleriGörevQuiz
- 03Kaydırma OperatörleriGörevQuiz
- 04Birleştirme OperatörüGörevQuiz
- 05Koşullu OperatörGörevQuiz
- 06Özet - Operatör Meydan OkumasıGörev
Modüller
7 ders755- 01Modül YapısıGörevQuiz
- 02Giriş ve Çıkış PortlarıGörevQuiz
- 03Inout PortlarıGörevQuiz
- 04Modül ÖrneklendirmeGörevQuiz
- 05İsme Göre Port EşlemeGörevQuiz
- 06Sıraya Göre Port EşlemeGörevQuiz
- 07Özet - Bir Modül OluşturunGörev
Atama ve Kapılar
6 ders648- 01Sürekli AtamaGörevQuiz
- 02Operatörlerle AtamaGörevQuiz
- 03Yerleşik Kapı PrimitifleriGörevQuiz
- 04AND OR NOT KapılarıGörevQuiz
- 05XOR XNOR KapılarıGörevQuiz
- 06Özet - Mantık Kapısı DevresiGörev
Yarım Toplayıcı Projesi
Proje3 ders1- 01Modülü YazmaGörev
- 02Mantığı TasarlamaProje
- 03Testbench YazmaProje
Prosedürel Bloklar
6 ders646- 01Always BloğuGörevQuiz
- 02Initial BloğuGörevQuiz
- 03Duyarlılık ListesiGörevQuiz
- 04Engelleyici AtamaGörevQuiz
- 05Engelleyici Olmayan AtamaGörevQuiz
- 06Özet - Always vs InitialGörev
Karar Yapıları
6 ders635- 01If İfadesiGörevQuiz
- 02If - ElseGörevQuiz
- 03Özet - Basit KarşılaştırıcıGörev
- 04Case İfadesiGörevQuiz
- 05Casex ve CasezGörevQuiz
- 06Özet - ALU TasarımıGörev
Döngüler
6 ders646- 01For DöngüsüGörevQuiz
- 02While DöngüsüGörevQuiz
- 03Repeat DöngüsüGörevQuiz
- 04Sonsuz DöngüGörevQuiz
- 05Devre Dışı Bırakma İfadesiGörevQuiz
- 06Özet - Döngü KalıplarıGörev
Multiplexer Projesi
Proje3 ders1- 012'ye 1 Mux TasarımıGörev
- 024'e 1 Mux TasarımıProje
- 03Case İfadesi KullanımıProje
Zamanlama ve Gecikmeler
6 ders645- 01Gecikmeler NedirGörevQuiz
- 02Kapı GecikmeleriGörevQuiz
- 03Atama GecikmeleriGörevQuiz
- 04Timescale DirektifiGörevQuiz
- 05Clock ÜretimiGörevQuiz
- 06Özet - Zamanlama KontrolüGörev
Testbench Temelleri
6 ders645- 01Testbench Nedir?GörevQuiz
- 02Stimulus OluşturmaGörevQuiz
- 03Display ve MonitorGörevQuiz
- 04Dumpfile ve DumpvarsGörevQuiz
- 05Sistem Görevlerini KullanmaGörevQuiz
- 06Özet - Tam TestbenchGörev
Trafik Işığı Kontrolcüsü
Proje5 ders1- 01Durumları TanımlamaGörev
- 02Durum Makinesi MantığıProje
- 03Geçişleri ZamanlamaProje
- 04Testbench YazmaProje
- 05Çıktıyı DoğrulamaProje
Final Meydan Okumaları
3 ders3- 014 Bit SayacıGörev
- 02Kod Çözücü TasarımıGörev
- 03Kaydırmalı KaydediciGörev
UART
Proje4 ders1- 01Bit SayacıGörev
- 02Durum MakinesiProje
- 03Verici TasarımıProje
- 04TestbenchProje
Coddy ile neden Verilog öğrenmelisin
- Gerçek Verilog kodunu tarayıcında yaz ve simüle et. Icarus, Vivado veya ModelSim kurmak yok - her ders Verilog modülünü derler ve testbench'i sunucu tarafında çalıştırır, simülasyon çıktısını ve varsa derleme hatalarını anında gösterir.
- Verilog'u dijital tasarımcıların gerçekten kullandığı şekilde: modüller ve portlar, wire vs. register, mantık kapısı ilkelleri (AND/OR/NOT/XOR), blocking vs. non-blocking atamalar, kombinasyonel ve ardışıl always blokları, parametreler, sonlu durum makineleri ve
$display,$monitor,$dumpvarsile testbench'ler. Bir FPGA'ya dokunmadan önce ihtiyacın olan donanım tanımlama dili temelleri. - AI ipuçları, Verilog'da herkesin takıldığı yerlerde sana yol gösterir: always blokları içinde blocking vs. non-blocking, ne zaman
wirene zamanregkullanılır, boyutlu vs. boyutsuz sayılar,xvezdeğerlerinin anlamı - böylece daha ilk dersten yazılım değil donanım zihniyetini doğru kurarsın. - Sadece alıştırma değil, gerçek donanım projeleri yap: bir half adder, 2'ye-1 ve 4'e-1 multiplexer, FSM olarak bir trafik lambası kontrolcüsü ve bir UART vericisi. Her projenin kendi testbench'i var, böylece tasarımını uçtan uca simüle edilirken görüyorsun.
Verilog öğrenmeyle ilgili sık sorulan sorular
Verilog ne için kullanılır?
Verilog, dijital devreleri -FPGA'leri, ASIC'leri ve neredeyse her modern cihazın içindeki çipleri- tasarlamak ve simüle etmek için kullanılan bir donanım tanımlama dilidir (HDL). Mühendisler donanım davranışını Verilog'da anlatır, doğruluğunu doğrulamak için simüle eder ve sonra gerçek kapılar ile flip-flop'lara sentezler. Intel, AMD, NVIDIA, Apple, Qualcomm ve çoğu FPGA şirketinde standart dildir.
Verilog öğrenmek zor mu?
Verilog C'ye çok benzer görünür, ama zihinsel modeli tamamen farklıdır - satır satır çalışan yazılım değil, paralel çalışan donanım tarif edersin. Söz dizimi kolay; asıl zor olan değişkenler ve fonksiyon çağrıları yerine wire'lar, register'lar ve clock kenarları cinsinden düşünmek. Kurs donanım düşüncesini kademeli olarak tanıtır; basit kombinasyonel mantıkla başlar, clock'lu always bloklarına, sonlu durum makinelerine ve tam testbench'lere kadar gider.
Verilog mu VHDL mi - hangisini öğrenmeliyim?
İkisi de yaygın HDL'lerdir ve aynı işi yapar. Verilog (ve halefi SystemVerilog) ABD'deki yarı iletken endüstrisine, büyük çip şirketlerine ve modern doğrulama akışlarının çoğuna hâkimdir. VHDL Avrupa endüstrisinde, havacılık ve savunmada daha yaygındır. Aklında belirli bir işveren yoksa, ilk HDL olarak Verilog daha güvenli bir tercih - söz dizimi olarak C'ye daha yakın ve ücretsiz araç ile açık kaynak tasarım ekosistemi daha büyük.
FPGA işi için Verilog bilmem gerekiyor mu?
Evet - Verilog (ya da VHDL, ya da giderek SystemVerilog) bir FPGA'nın aslında ne yaptığını tanımlama biçimindir. Vivado, Quartus ve Lattice Radiant gibi üretici araçları girdi olarak Verilog/SystemVerilog kabul eder. Yüksek seviyeli sentez (HLS) ve görsel araçlar var, ama bir FPGA'da oyuncak proje ötesindeki her şey eninde sonunda Verilog'da yazılır ya da okunur.
Verilog öğrenmek ne kadar sürer?
Verilog'un temelleri -modüller, portlar, wire'lar, register'lar, operatörler, basit always blokları- günlük pratikle iki-üç hafta sürer. Sonlu durum makineleri, testbench'ler ve bu kurstaki projelerle (half adder, multiplexer, FSM trafik lambası, UART) rahatlamak genelde bir-iki ay daha alır. Bir sonraki adım -tasarımlarını gerçek bir FPGA kartında çalıştırmak- dilin üstüne ayrı bir öğrenme eğrisidir.
Verilog'u online ücretsiz öğrenebilir miyim?
Evet. Etkileşimli Verilog kursu ücretsiz - tam dersler, kod alıştırmaları, simüle edilmiş testbench'ler ve sertifika. Verilog sunucu tarafında derlenir ve simüle edilir, dolayısıyla gerçek HDL yazmaya başlamak için bilgisayarına Icarus Verilog, Vivado veya başka bir FPGA toolchain'i kurman gerekmez.
