Verilog Module Ports: Input, Output ve Inout Açıklaması

Bir Modülün Arayüzü

Bir modülün port listesi onun arayüzü'dür - dış dünyanın görebildiği ve dokunabildiği her şey. Modülün içinde gövde, girişlerden çıkışları hesaplar. Portlar sınırı geçen wire'lardır.

Modern ANSI tarzı tanımlama yönü, tipi ve genişliği inline koyar:

module my_module(
    input  wire        clk,
    input  wire        reset,
    input  wire [7:0]  data_in,
    output reg  [7:0]  data_out,
    output wire        valid
);
    // gövde
endmodule

Bu tüm şekildir. Her port şunlara sahiptir:

• Bir yön: input, output veya inout.
• Bir tip: wire veya reg (veya SystemVerilog'da logic).
• Bir genişlik: [7:0] gibi bir aralık veya atlanırsa tek bitlik.
• Bir ad: gövde içinde kullanacağın tanımlayıcı.

Üç Yön

input - Dışarıdan Sürülür

Input'lar her zaman wire'dır. Sürücü modülün dışındadır - ya yüksek seviye bir modülün sinyali ya da testbench'in reg'i. Bu modül içinde input'ları ifadelerde okuyabilirsin ama asla atayamazsın:

module reader(input wire [7:0] data);
    initial $display("data = %h", data);
endmodule

Modül içinde data = ... yazmak bir hata olurdu.

output - İçeriden Sürülür

Output'lar bu modülün içinde bir şey tarafından sürülür. wire (bir assign veya bir alt modül çıkışı tarafından sürülür) veya reg (always/initial'dan sürülür) olabilir.

module driver(
    input  wire       a,
    input  wire       b,
    input  wire       clk,
    output wire       y,    // wire - assign tarafından sürülür
    output reg        q     // reg  - always tarafından sürülür
);
    assign y = a & b;       // y wire olduğu için TAMAM

    always @(posedge clk)
        q <= a;             // q reg olduğu için TAMAM
endmodule

always bloğu içinde y'ye atama yapmaya çalışmak veya q'yu bir assign ile sürmek derleme hatası olurdu. Anahtar sözcük seçimi sürücüyle eşleşmelidir.

inout - Çift Yönlü

inout portlar, modül veya dışarıda bağlı olan ne ise alternatif olarak sürülebilen wire'lardır. Chip sınırlarında ortaya çıkarlar - I²C SDA hatları, çift yönlü GPIO pin'leri, paylaşılan veri bus'ları. Modül içinde, yönü bir tri-state kalıbıyla kontrol edersin:

module bidir_pin(
    input  wire data_out,
    input  wire output_enable,
    output wire data_in,
    inout  wire pin
);
    assign pin     = output_enable ? data_out : 1'bz;
    assign data_in = pin;
endmodule

pin paylaşılan wire'dır. output_enable yüksek olduğunda, modül pin'i data_out'a sürer. Düşük olduğunda, pin'i yüksek empedansa (z) bırakır ve harici bir sürücünün kullanmasına izin verir. data_in her zaman pin'de o anda ne varsa onu gözlemler.

inout, saf dahili mantıkta nadirdir. Bir memory kontrolörü, CPU çekirdeği, görüntü işleme pipeline'ı kuruyorsan, ona hiç ihtiyacın olmayabilir. Bu chip sınırlarındaki I/O halkası için bir özelliktir.

Tek-Bitli ve Çok-Bitli Portlar

Genişlik aralığı isteğe bağlıdır - tek bitlik bir port için atla:

input wire valid,         // 1 bit
input wire [7:0] data,    // 8 bit
input wire [31:0] addr,   // 32 bit

Genişlikler için parametreler kullanabilirsin, parametrelenmiş modüllerin çalışma şekli budur:

module bus #(
    parameter WIDTH = 32
)(
    input  wire [WIDTH-1:0] in,
    output wire [WIDTH-1:0] out
);
    assign out = in;
endmodule

ANSI vs Verilog-1995 Stilleri

Bazen port listesini ve tanımlamaları ayıran eski kodu göreceksin:

// Eski Verilog-1995 stili - yeni kodda BUNU yapma
module foo(clk, data_in, data_out);
    input clk;
    input [7:0] data_in;
    output reg [7:0] data_out;
    // ...
endmodule

Port listesi yalnızca adları içerir; her port sonra gövdenin içinde ayrı olarak tanımlanır. Uzundur, "port listesinde adlandırıldı ama asla tanımlanmadı" hatalarına eğilimlidir ve iki kat daha fazla yazımdır. ANSI-2001 stili (bu doc'lar boyunca gösterilen) her ikisini de değiştirir:

module foo(
    input  wire       clk,
    input  wire [7:0] data_in,
    output reg  [7:0] data_out
);
    // ...
endmodule

ANSI stilini kullan. Araçlar 2001'den beri bunu destekliyor.

Tam Bir Örnek

module shifter #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             load,
    input  wire [WIDTH-1:0] data_in,
    input  wire             shift_en,
    output reg  [WIDTH-1:0] data_out,
    output wire             msb_out
);
    // Kombinasyonel çıkış - assign bir wire'ı sürer
    assign msb_out = data_out[WIDTH-1];

    // Sıralı çıkış - always bir reg'i sürer
    always @(posedge clk) begin
        if (reset)         data_out <= 0;
        else if (load)     data_out <= data_in;
        else if (shift_en) data_out <= data_out << 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg load = 0;
    reg shift_en = 0;
    reg [7:0] data_in;
    wire [7:0] data_out;
    wire msb_out;

    shifter #(.WIDTH(8)) dut(
        .clk(clk),
        .reset(reset),
        .load(load),
        .data_in(data_in),
        .shift_en(shift_en),
        .data_out(data_out),
        .msb_out(msb_out)
    );

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;

        data_in = 8'h81;
        #10 load = 1;
        #10 load = 0;

        shift_en = 1;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t data_out=%b msb_out=%b", $time, data_out, msb_out);
endmodule

O tek modül şunlara sahiptir:

• Bir parametre (WIDTH).
• Saat, reset, load enable, data ve shift enable için input'lar.
• Bir always bloğunun içinde sürülen bir reg çıkışı (data_out).
• Bir continuous assignment tarafından sürülen bir wire çıkışı (msb_out).
• Her portun yönünü, tipini ve genişliğini inline listeleyen tam bir ANSI tarzı tanımlama.

Yazacağın hemen hemen her sentezlenebilir modül bu şekildedir.

Sırada Ne Var

Bir sonraki doc - Module Instantiation - bu modülü alıp daha büyük bir tasarımda nasıl kullanacağını gösterir. Az önce yazdığın shifter kendi başına yararlı değil; bir şey onu instantiate edip bir sisteme bağladığında hak ettiğini kazanır.