Verilog Wire vs Reg: Hangisini Ne Zaman Kullanmalı (Örneklerle)

İki Ad, Bir İş

Verilog'daki her sinyalin bir tipi vardır. İlk karşılaşacağın iki tip wire ve reg'dir. İkisi de bir değer tutabilir. İkisi de tek bitli veya çok bitli olabilir. Fark sinyalin ne olduğu değil - onu kimin sürdüğüdür.

• wire sinyalleri prosedürel blokların dışında sürülür - assign ifadeleri tarafından, alt modüllerin çıkışları tarafından veya modül giriş portları tarafından.
• reg sinyalleri prosedürel blokların içinde sürülür - initial veya always.

Tüm kural budur. Anahtar sözcük adları kullanışsızdır çünkü Verilog yazmanın modern yolundan önce gelir. reg, donanımda her zaman bir register olmaz. Nedeni için devam et.

Wire: Sürekli Bağlantı

Bir wire elektriksel bir wire'dır. Sürücüsünün ne ürettiğini sürekli olarak taşır. Bir wire'ın sürülmesinin iki yolu:

module wires(input wire a, input wire b, output wire y, output wire z);
    // Bir continuous assignment tarafından sürülür.
    assign y = a & b;

    // Bir alt modül çıkışı tarafından sürülür - tamlık için gösterildi.
    // (gerçek alt modül burada atlanmış)
    assign z = a | b;
endmodule

module test;
    reg a, b;
    wire y, z;

    wires dut(.a(a), .b(b), .y(y), .z(z));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b z=%b", a, b, y, z);
        end
        $finish;
    end
endmodule

Üç şeye dikkat:

• y ve z, modülde wire ve testbench'te tekrar wire olarak tanımlanır.
• assign ile sürülürler - bu continuous-assignment formudur. ='in sağ tarafı içindeki herhangi bir sinyal değiştiğinde tekrar hesaplanır.
• y'yi wire olarak tutarken bir always bloğunun içine y = a & b yazamayız. Derleyici onu reddederdi.

wire anahtar sözcüğünü unutursan, Verilog sinyali senin için tek bitlik bir wire olarak örtük olarak tanımlar - ki bu bazen elverişli, bazen sessiz bir hatadır. Çoğu takım, örtük wire'larda hata veren bir araç seçeneğini etkinleştirir. Açık ol ve tuzağı önle.

Reg: Bir Prosedürel Bloğun İçinde Depolama

Bir reg, initial veya always içinde atama yaptığın bir sinyaldir. Ad, "reg"in "register"a benzer ses çıkardığı dilin erken günlerinden bir kalıntıdır; modern kullanımda bir reg sadece prosedürel kodun yazdığı herhangi bir sinyalin tipidir.

module regs(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    regs dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

count, modül içinde reg'dir (çünkü always bloğu ona yazar) ve testbench'te wire'dır (çünkü DUT'un çıkış portu onu sürer). Aynı sinyal, farklı roller, her scope'ta farklı tipler.

"Reg" Neden Her Zaman "Register" Anlamına Gelmez

İşte en yaygın başlangıç tuzağı. Bu modül y'yi reg olarak tanımlar - ama sentezlenmiş donanım bir flip-flop içermez:

module not_a_register(input wire a, input wire b, output reg y);
    always @(*) begin
        y = a & b;
    end
endmodule

module test;
    reg a, b;
    wire y;

    not_a_register dut(.a(a), .b(b), .y(y));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b", a, b, y);
        end
        $finish;
    end
endmodule

always @(*) bloğu herhangi bir giriş değişikliğine duyarlıdır. Kombinasyoneldir. Bir sentez aracı o kalıbı görür ve bir AND gate üretir - flip-flop yok, saat yok, sadece mantık. reg anahtar sözcüğü, y'nin bir always içinde atandığı için tamamen sözdizimsel bir gerekliliktir.

Gerçek bir flip-flop elde etmek için, always bloğunun bir saat kenarına duyarlı olması gerekir:

always @(posedge clk) begin
    q <= d;
end

Bu sentez-aracı-lütfen-bir-flip-flop-yap kalıbıdır: saatli sensitivity list, non-blocking atama. Aynı reg anahtar sözcüğü, tamamen farklı donanım. Ayrımı Always Block ve Blocking vs Non-blocking bölümlerinde kapsıyoruz.

Pratikte Karar

Bir sinyal tanımladığın her sefer kendine sor: onu nasıl süreceğim?

• assign ile süreceksen? → wire.
• Bir alt modülün çıkış portuna bağlayacaksan? → wire.
• Modül giriş portu? → wire. (Girişler her zaman wire'dır.)
• initial veya always'ten süreceksen? → reg.
• Prosedürel kod tarafından sürülen modül çıkış portu? → output reg.
• assign ile sürülen modül çıkış portu? → output wire. (Veya sadece output - yalnızca yön varsayılan olarak wire'dır.)

Bu karar ağacı düz Verilog'da karşılaşacağın her durumu kapsar.

Sürücü Çatışmaları

wire sinyalleri teoride birden çok sürücüye sahip olabilir - tri-state bus'ların çalışma şekli budur, burada birkaç modül aynı wire'ı sürebilir ve inaktif olanlar yüksek empedansa (z) gider. Sıradan mantık için, aynı wire'a yazan iki assign ifadesi tanımsız davranış üretir:

assign y = a;
assign y = b;   // KÖTÜ - y'nin iki sürücüsü var

Simülatör birini seçebilir, sinyali X'leyebilir, araca bağlıdır. Her iki şekilde de bu bir hatadır. Açıkça bir bus kurmuyorsan wire başına bir sürücü.

reg sinyalleri yalnızca bir prosedürel bloktan sürülebilir. İki always bloğunun ikisi de aynı reg'i atadığı bir sentez hatasıdır ve simülasyonda gariptir. Aynı kural: bir sürücü.

SystemVerilog Güncellemesi: logic

SystemVerilog (Verilog'un evrildiği üst küme) her ikisini de değiştiren tek bir anahtar sözcük ekler: logic. Bir logic sinyali assign veya bir prosedürel blok tarafından sürülebilir - ama her ikisi de değil - ve derleyici yanlışlıkla çok-sürücülü bir hata kurmandan seni durdurur.

module modern(input logic a, input logic b, output logic y);
    assign y = a ^ b;
endmodule

Sıfırdan bir proje başlatıyorsan ve aracın SystemVerilog'u destekliyorsa (bu sayfadaki editör, -g2012 ile destekler), her yerde logic kullanmak kuralları basitleştirir. Düz .v dosyaları hala wire/reg bölünmesine ihtiyaç duyar ve her iki stili de sonsuza kadar vahşi doğada göreceksin.

Sırada Ne Var

Bir sonraki doc - Vectors and Arrays - aynı iki tipi alır ve onları çok bitli hale nasıl getireceğini gösterir. Bus genişlikleri, aralıklar, packed boyutlar, bit vector'ı ile vector array'i arasındaki fark. Bir bitlik bir adder'dan daha büyük bir şey kurabilmeden önce ihtiyacın olan her şey.