Verilog Nedir? Hardware Description Language'ine Başlangıç Rehberi

Devreleri Tanımlamak İçin Bir Dil

Karşılaştığın çoğu dil - Python, JavaScript, Go - bir CPU'nun yürütmesi için bir talimat dizisini tanımlar. Verilog bir devreyi tanımlar. Hangi wire'ların var olduğunu, hangi register'ların var olduğunu ve sinyallerin aralarında nasıl aktığını yazarsın. Bir simülatör sonra devrenin davranışını oynatabilir ve bir sentez aracı aynı metni gerçek bir chip'in kapı ve flip-flop'larına derleyebilir.

Tek satırlık tanımı bu. İçerimlerin emilmesi daha uzun sürer.

module hello;
    initial begin
        $display("hello from verilog");
        $finish;
    end
endmodule

O snippet küçük bir program gibi görünüyor: bir module, bir initial bloğu, bir $display system task. Run'a bas ve hello from verilog göreceksin. Ama altında simülatör bir fonksiyon yürütmüyor - zamanın geçtiğini farz ediyor ve devreyi ileri adımlıyor. Bu yüzden her yerde $finish göreceksin: birisinin simülatöre durmasını söylemesi gerekir.

"Hardware Description" Aslında Ne Demek

Bir C satırı, program sayacı ona ulaştığında çalışır. Bir Verilog satırı her zaman var olan bir devre parçasını tanımlar. Düşün:

assign y = a & b;

Bu "y'yi bir kez hesapla" değildir. "Bir wire y vardır ve zamanın her anında a AND b'ye eşittir." a veya b'yi değiştir ve y hemen takip eder. Bir modüldeki birkaç assign ifadesi bir dizi değildir - bunlar devrenin ayrı parçalarının paralel tanımlamalarıdır.

Bu Verilog'un tanımlayıcı özelliğidir ve her başlangıç hatasının kaynağıdır. Yazdığın şeyin çoğu eşzamanlı olarak gerçekleşen şeyleri tanımlar ve sıralı ifadeler gibi görünen birkaç yapı (initial ve always bloklarının içinde) sadece simülatör öyle gibi yaptığı için öyle görünür.

Verilog İle Ne Kurarsın

Verilog'u dijital yığının her seviyesinde kullanıldığını göreceksin:

• Kombinasyonel mantık. Adder'lar, multiplexer'lar, decoder'lar, ALU dilimleri - çıkışın yalnızca mevcut girişlere bağlı olduğu her şey.
• Sıralı mantık. Counter'lar, shift register'lar, finite state machine'ler, bir posedge clk ile saatlenen her şey.
• Processor core'ları. Üniversite derslerindeki ödev CPU'larından gerçek silikonda gönderilen açık kaynak RISC-V core'lara, RTL genellikle Verilog veya SystemVerilog'tur.
• FPGA tasarımları. Bir Xilinx veya Intel FPGA'ya yüklenen mantık - ağ, görüntü işleme, gömülü kontrol - büyük ölçüde Verilog ile yazılmıştır.
• ASIC'ler. Telefonun, router'ın, araba'nın içindeki özel chip'ler - front-end tasarım HDL'dir ve Verilog iki baskın seçenekten biridir.

Öğrenmek için bu donanımın hiçbirine ihtiyacın yok. Bu doc'lardaki her şey browser tabanlı bir simülatörde çalışır.

Simülasyon vs Sentez

Verilog'u "çalıştırmanın" iki yolu var ve aynı değiller:

• Simülasyon devrenin davranışını yazılımda oynatır. Simülatör (Icarus Verilog, Verilator, ModelSim, ticari araçlar) modüllerini artı bir testbench - girişleri süren kod - okur ve çıktı üretir: metin log'lar, waveform'lar, pass/fail raporları.
• Sentez, Verilog'un bir alt kümesini alır ve onu gerçek kapıların bir netlist'ine derler. Bir vendor aracı (Vivado, Quartus, büyük şirketlerde design-compiler araçları) eşlemeyi yapar. Sentezlenmiş Verilog ekstra kurallara uymalıdır - initial bloklar ve $display çağrıları silikonda yoktur.

Bu sayfalardaki browser editör simülasyon yapar. Gerçek bir chip gönderene veya bir FPGA programlayana kadar ihtiyacın olan tek şey budur.

Verilog vs SystemVerilog

Bakarsan, iki adı da göreceksin. SystemVerilog bir üst kümedir - her Verilog yapısını korur ve özellikle doğrulamaya yönelik özellikler ekler (sınıflar, kısıtlı rastgele test, assertion'lar, interface'ler, çok daha zengin tip sistemi). Burada öğrendiğin her şey geçerli SystemVerilog'tur. İki ad pratikte birbirine karışır; çoğu araç her ikisini de kabul eder ve çoğu dosya ne olursa olsun .v ile biter. Bu doc'lar boyunca "Verilog" diyeceğiz.

Verilog vs VHDL

İkisi de hardware description language'lerdir. İkisi de IEEE standartlarıdır. İkisi de 1980'lerden beri var. Farklar:

• Sözdizimi. Verilog C'den miras alır - parantezler, kısa anahtar sözcükler, daha gevşek tip kuralları. VHDL Ada'dan miras alır - daha uzun, tipler konusunda çok daha katı.
• Coğrafya. Verilog ABD merkezli ticari tasarımda baskındır. VHDL Avrupa'da, savunma çalışmalarında ve eski kod tabanlarında hala yaygındır.
• Yetenek. İfade edebildikleri açısından kabaca eşdeğerdirler. Takımının ne kullandığına göre seç.

İlk kez HDL öğreniyorsan, Verilog daha yumuşak bir başlangıçtır - daha küçük sözdizimi, daha izin verici ve online standart örnek kütüphanesi daha büyüktür.

Bu Doc'lar Verilog'u Nasıl Çalıştırır

Aşağıdaki editör Icarus Verilog (iverilog) kullanır. Kaynağını bir simülatöre derler ve bir sandbox içinde çalıştırır. Vivado lisansı yok, Quartus kurulumu yok, FPGA board gerekmiyor. Bir modül artı küçük bir testbench yaz, Run'a bas ve çıktıyı ve waveform'u gör.

module counter(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    counter dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

Bu tam bir 4 bitlik counter artı bir testbench'tir. counter modülü design under test (DUT)'tur; test modülü saati salınır, reset'i serbest bırakır ve her döngü değeri yazdırır. Çalıştır ve count'un 0'dan 15'e yürüyüp sardığını göreceksin. Waveform sekmesini aç ve aynı şeyi voltaj geçişleri olarak göreceksin.

Sırada Ne Var

Modüller yazmaya başlamak için yeterli bağlama sahipsin. Bir sonraki doc - Hardware vs Software - yeni Verilog programcıları için en büyük takılma olduğu için zihinsel model kaymasına biraz daha fazla zaman ayırır. Ondan sonra yerel bir simülatör kurmak (isteğe bağlı - browser iyidir), sıfırdan ilk modülü yazmak ve dilin geri kalanı.

Kendini ayarla. Sözdizimi küçük; zihinsel model çalıştır.