Verilog If-Else: procedural 블록의 조건 로직

익숙한 문법, 다른 사고방식

if/else는 C와 완전히 똑같이 생겼습니다.

if (condition) begin
    // ... 문장 ...
end else begin
    // ... 문장 ...
end

하지만 Verilog은 소프트웨어가 아니라서 규칙이 다릅니다. 두 가지 유의점.

1. if/else는 procedural 블록 안에만 존재합니다. 모듈 레벨에 독립형 if를 쓸 수 없습니다.
2. if/else가 무엇으로 synthesize되는지는 블록 타입 에 달려 있습니다. 조합 블록에서는 멀티플렉서나 priority encoder가 됩니다. clocked 블록에서는 조건부 갱신 로직이 있는 플립플롭이 됩니다.

조합 블록 안에서

module max_of_three(
    input  wire [7:0] a,
    input  wire [7:0] b,
    input  wire [7:0] c,
    output reg  [7:0] max
);
    always @(*) begin
        if (a >= b && a >= c)
            max = a;
        else if (b >= c)
            max = b;
        else
            max = c;
    end
endmodule

module test;
    reg [7:0] a, b, c;
    wire [7:0] max;
    max_of_three dut(.a(a), .b(b), .c(c), .max(max));

    initial begin
        a = 8'd10; b = 8'd20; c = 8'd15; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd50; b = 8'd30; c = 8'd40; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd5;  b = 8'd5;  c = 8'd50; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        $finish;
    end
endmodule

조합 always @(*) 블록은 a, b, c 중 어느 것이라도 변하면 재실행됩니다. if/else 체인이 한 분기를 골라 max에 대입하고 블록이 끝납니다. max가 항상 대입되므로(모든 경로에 대입이 있음) synthesizer는 순수 조합 논리 - latch 없음 - 를 만들어 냅니다.

max가 reg로 선언되긴 했지만 하드웨어에 플립플롭은 없다는 점에 주목하세요. 같은 규칙: always 안에서 대입되는 것은 reg여야 합니다.

Latch 함정

이게 초보 조합 코드의 가장 흔한 버그입니다.

// 잘못 - latch가 inferred됨
always @(*) begin
    if (enable)
        out = data;
    // else 없음! enable이 low이면 out은 어떻게 되나?
end

synthesizer는 "enable이 low이면 out이 대입되지 않음"을 읽고 out이 이전 값을 기억해야 한다고 판단합니다. 값 기억에는 저장 셀이 필요하므로 도구가 latch를 끼웁니다. 동기 설계의 latch는 timing 문제를 일으키고, reset이 어렵고, 거의 의도한 게 아닙니다.

두 가지 해법.

// 해법 1: 명시적 else 분기
module no_latch_1(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        if (enable) out = data;
        else        out = 8'd0;
    end
endmodule

// 해법 2: 맨 위의 기본 대입
module no_latch_2(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        out = 8'd0;             // 먼저 기본값
        if (enable) out = data; // 조건이 성립하면 오버라이드
    end
endmodule

module test;
    reg en;
    reg [7:0] d;
    wire [7:0] out1, out2;

    no_latch_1 u1(.enable(en), .data(d), .out(out1));
    no_latch_2 u2(.enable(en), .data(d), .out(out2));

    initial begin
        en = 0; d = 8'h55; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        en = 1; d = 8'hAA; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        $finish;
    end
endmodule

둘 다 같은 조합 하드웨어 - 2-to-1 mux - 를 만들어 냅니다. 같은 신호에 조건부 대입이 많을 때는 "맨 위에 기본값" 패턴이 더 잘 확장됩니다.

Clocked 블록 안에서

module counter_with_reset(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    output reg  [7:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 8'd0;
        else if (enable)  count <= count + 8'd1;
        // else: 암시적 hold (count는 값 유지 - 플립플롭이 하는 일)
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [7:0] count;

    counter_with_reset dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #50 enable = 0;
        #20 enable = 1;
        #30 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b enable=%b count=%0d", $time, reset, enable, count);
endmodule

조합 케이스와 다른 점.

• 블록이 always @(posedge clk) - 플립플롭 영역.
• 대입이 <=(non-blocking) 사용.
• "reset도 enable도 아님" 케이스에 else가 없음. 괜찮습니다. clocked 블록에서는 어떤 분기도 발사되지 않으면 플립플롭이 단순히 이전 값을 유지합니다 - 플립플롭이 물리적으로 하는 바로 그것. 신호가 이미 register이기 때문에 latch가 inferred되지 않습니다.

clocked 블록 외부에서 else를 생략하는 게 안전한 유일한 자리입니다. 그 외에서는 항상 모든 경로를 처리하세요.

체인 else if: priority encoder

else if 체인은 암시적 우선순위를 가집니다 - 앞 조건이 뒤 조건을 능가합니다.

module priority_encoder(
    input  wire [3:0] requests,
    output reg  [1:0] grant,
    output reg        any
);
    always @(*) begin
        any = |requests;
        if      (requests[0]) grant = 2'd0;
        else if (requests[1]) grant = 2'd1;
        else if (requests[2]) grant = 2'd2;
        else if (requests[3]) grant = 2'd3;
        else                  grant = 2'd0;
    end
endmodule

module test;
    reg [3:0] req;
    wire [1:0] grant;
    wire any;
    priority_encoder dut(.requests(req), .grant(grant), .any(any));

    initial begin
        req = 4'b0000; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b0010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1111; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        $finish;
    end
endmodule

requests[0]이 최고 우선순위입니다 - 그게 set이면 더 높은 번호 비트가 무얼 하든 grant는 0. synthesizer는 체인을 cascaded mux로 만듭니다: 비트 0 먼저 검사, 그다음 1, 2, 3. 단계마다 약간의 지연이 더해집니다.

조건이 상호 배타적 이라면 - 가령 one-hot 입력 디코딩 - case 문(다음 문서)이 else if 체인보다 더 평탄하고 빠른 하드웨어를 만듭니다. 진짜 priority 요구가 없을 때는 case 형태를 쓰세요.

clocked 코드에서 else 없는 if

clocked 블록은 "이전 값 유지"가 기본이라 else가 필요 없습니다. 이게 enable 을 만드는 방법입니다.

always @(posedge clk) begin
    if (load) target <= incoming;
    // else 없음: load가 low이면 target이 값 유지
end

load-enabled register입니다. 대부분의 파이프라인 register, 카운터, 설정 register가 이 패턴을 사용합니다.

begin/end와 단일 문장

C처럼 단일 문장이면 begin/end를 생략할 수 있습니다.

if (a) out = 1;
else   out = 0;

한 문장 이상이면 블록을 사용하세요.

if (a) begin
    out = 1;
    flag = 1;
end else begin
    out = 0;
    flag = 0;
end

두 패턴은 자유롭게 섞입니다. 스타일 가이드는 보통 두 번째 문장 추가가 고통 없도록 항상 begin/end를 쓰길 권장합니다.

다음에 볼 내용

다음 문서 - Case Statement - 는 다중 분기 디코딩(상태 머신, opcode dispatch, ROM 테이블)에 맞는 도구인 case를 다룹니다. 그다음에는 elaboration 시점에 unroll되어 소프트웨어 사촌과 미묘하게 다른 for 루프입니다.