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Verilog 배우기
무료로 진행되는 인터랙티브 온라인 Verilog 강의. 모든 레슨에서 실제로 Verilog를 작성하며, 시뮬레이션 결과가 예상과 다를 때 AI 힌트가 도와주고, 강의를 끝내면 무료 수료증을 받습니다.
3,811+ 명의 codders가 등록함
128 개 강의127 챌린지628 퀴즈 문제
- 초보자 환영
AI 코딩 도우미
실습 중심의 대화형 강의
모든 레슨에 음성 나레이션 제공
지식을 확인하는 퀴즈
무료 수료증
커리큘럼
섹션 1
기초
섹션 시작하기시작펼치기접기Verilog 핵심 기술을 익혀 디지털 설계의 탄탄한 기초를 다집니다.소개
5 개 강의433데이터 형식
7 개 강의853수 체계
6 개 강의646연산자 1부
5 개 강의535연산자 파트 2
6 개 강의647모듈
7 개 강의755할당문과 게이트
6 개 강의648절차적 블록
6 개 강의646조건문
6 개 강의634반복문
6 개 강의646멀티플렉서 프로젝트
프로젝트3 개 강의3타이밍과 지연
6 개 강의645테스트벤치 기초
6 개 강의644섹션 2
RTL 설계 및 검증
섹션 시작하기시작펼치기접기완전한 조합 논리, 부호 있는 산술 연산, 재사용 가능한 모듈, 제어된 파이프라인 및 명시적인 메모리 동작을 구현하여 신뢰할 수 있는 Verilog RTL을 설계합니다. 자기 검증 테스트벤치, 심화 도전 과제 및 Sample Monitor 프로젝트를 통해 설계를 검증합니다.신뢰할 수 있는 조합형 RTL
5 개 강의916비트 폭과 부호 있는 산술
5 개 강의916재사용 가능한 RTL
5 개 강의916제어된 순차 RTL
5 개 강의916메모리와 룩업 테이블
5 개 강의916자체 검증 테스트벤치
5 개 강의916프로젝트 - 샘플 모니터
프로젝트5 개 강의5최종 도전 과제
3 개 강의3
제공되는 것
코딩을 배우기 위해 사용할 모든 것
해보면서 배우기
실제 코드를 작성하고, 데이터베이스를 쿼리하고, 웹사이트를 구축하고, AI 프롬프트를 마스터하세요. 인터랙티브 레슨으로 현대 개발자에게 필요한 모든 기술을 다룹니다.
playground.js
코드 편집기
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
테스트 #1
테스트 #2
테스트 #3
입력
"Alex"
출력
"Hello, Coddy! Alex"
연속 기록을 쌓아보세요
꾸준히 하고 성장하는 모습을 지켜보세요! 매일 코딩 습관을 추적하고, 동결 기능으로 연속 기록을 보호하고, 매일 참여해서 보상을 받으세요.
12 일 연속
내일도 돌아와서 연속 기록을 유지하세요!
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더블 오어 낫싱
7일 중 5일차
연속 기록 동결
2 left
어디서나 코딩하세요
코딩 여정을 함께 하세요! 설정도, 다운로드도 필요 없이 바로 열어서 코딩을 시작하세요. iOS, Android, 웹에서 4.9점 평점으로 이용 가능합니다.
7
250
5
변수
계속하기
4.9
평점
당신은 혼자가 아닙니다
글로벌 리더보드에서 경쟁하고, 친구를 초대해서 보상을 받고, 서로의 성공을 축하하세요. 코딩은 친구와 함께하면 더 좋아요!
챌린저 리그상위 7명 승급
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Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
승급 구역모든 방식으로 학습
읽고, 듣고, 스스로 확인하고, AI에게 묻고, 이미 배운 내용을 찾아보세요. 모든 수업이 당신에게 맞춰집니다.
변수 입문
오디오
변수는 나중에 프로그램에서 참조할 값을 저장하는, 이름이 있는 컨테이너입니다.
Python에서는 이름, 등호, 저장할 값을 차례대로 써서 만듭니다.
값은 시간이 지나며 바뀔 수 있습니다. 재할당하면 그 이름이 새로운 값을 가리킵니다.
1xSarah
수료증을 받으세요
완료한 모든 코스에 대해 인증서를 받으세요. LinkedIn 프로필과 이력서에 추가하여 고용주에게 코딩 전문성을 보여주세요.
수료증이 인증서는홍길동성공적으로 완료했음을 증명합니다Python 기초
Python 기초
날짜2026년 1월
LinkedIn에 추가Coddy로 Verilog를 배워야 하는 이유
- 실제 Verilog 코드를 브라우저에서 작성하고 시뮬레이션할 수 있습니다. Icarus, Vivado, ModelSim을 설치할 필요 없이 - 각 레슨은 서버에서 Verilog 모듈을 컴파일하고 testbench를 실행해 시뮬레이션 결과와 컴파일 에러를 즉시 보여줍니다.
- 디지털 설계자가 실제로 사용하는 그대로의 Verilog: 모듈과 포트, wire 대 register, 게이트 프리미티브(AND/OR/NOT/XOR), blocking 대 non-blocking 대입, 조합 및 순차 always 블록, 파라미터, 유한 상태 기계, 그리고
$display,$monitor,$dumpvars를 사용한 testbench. FPGA를 만지기 전에 필요한 하드웨어 기술 언어의 기초. - AI 힌트는 모두가 헤매는 Verilog 포인트 - always 블록 안의 blocking vs non-blocking,
wire와reg의 선택, 크기 지정 / 미지정 숫자, 그리고x와z값의 의미 - 를 함께 풀어 주어, 첫 레슨부터 소프트웨어가 아닌 하드웨어의 올바른 멘탈 모델을 세울 수 있게 도와줍니다. - 단순 연습이 아닌 실제 하드웨어 프로젝트를 만듭니다: 반가산기(half adder), 2-to-1 및 4-to-1 멀티플렉서, FSM으로 구현한 신호등 컨트롤러, UART 송신기. 각 프로젝트에는 자체 testbench가 포함되어 있어 설계가 처음부터 끝까지 시뮬레이션되는 모습을 볼 수 있습니다.
Verilog 학습에 대한 자주 묻는 질문
Verilog는 어디에 사용되나요?
Verilog는 디지털 회로 - FPGA, ASIC, 그리고 거의 모든 현대 기기 안의 칩 - 를 설계하고 시뮬레이션하기 위한 하드웨어 기술 언어(HDL)입니다. 엔지니어는 하드웨어 동작을 Verilog로 기술하고 시뮬레이션으로 정확성을 확인한 뒤, 실제 게이트와 플립플롭으로 합성합니다. Intel, AMD, NVIDIA, Apple, Qualcomm을 포함해 대부분의 FPGA 회사에서 표준 언어로 쓰입니다.
Verilog는 배우기 어려운가요?
Verilog는 C와 비슷해 보이지만 멘탈 모델은 전혀 다릅니다 - 한 줄씩 실행되는 소프트웨어가 아니라, 병렬로 동작하는 하드웨어를 기술합니다. 문법 자체는 쉽지만, 변수와 함수 호출이 아닌 wire, register, 클럭 엣지로 사고하는 부분이 어렵습니다. 본 강의는 간단한 조합 회로에서 시작해 클럭이 있는 always 블록, 유한 상태 기계, 그리고 완전한 testbench까지 하드웨어적 사고를 단계적으로 익힐 수 있게 구성되어 있습니다.
Verilog와 VHDL 중 무엇을 배워야 하나요?
둘 다 주요 HDL이고 역할은 같습니다. Verilog(와 후속 SystemVerilog)는 미국 반도체 업계, 대형 칩 회사, 최신 검증 플로우 대부분에서 주류입니다. VHDL은 유럽 산업, 항공우주, 방위 분야에서 더 많이 쓰입니다. 특정 회사를 염두에 두고 있지 않다면 첫 HDL로 Verilog가 더 안전합니다 - 문법이 C에 가깝고 무료 도구와 오픈소스 디자인의 생태계가 더 큽니다.
FPGA 일을 하려면 Verilog를 알아야 하나요?
네 - Verilog(또는 VHDL, 점차 SystemVerilog)는 FPGA가 실제로 무엇을 하는지를 기술하는 방법입니다. Vivado, Quartus, Lattice Radiant 같은 벤더 도구는 Verilog/SystemVerilog를 입력으로 받습니다. 비주얼 도구나 HLS(고수준 합성)도 있지만, FPGA에서 장난감 수준을 넘는 프로젝트는 결국 Verilog로 쓰이고 읽힙니다.
Verilog를 익히는 데 시간이 얼마나 걸리나요?
Verilog 기초 - 모듈, 포트, wire, register, 연산자, 간단한 always 블록 - 는 매일 연습할 경우 2~3주 정도입니다. 상태 기계, testbench, 그리고 이 강의의 프로젝트(반가산기, 멀티플렉서, FSM 신호등, UART)에 익숙해지는 데는 보통 1~2개월이 더 걸립니다. 다음 단계 - 실제 FPGA 보드에서 자신의 설계를 동작시키는 것 - 는 언어 위에 또 하나의 학습 곡선입니다.
Verilog를 온라인에서 무료로 배울 수 있나요?
네. 인터랙티브 Verilog 강의는 무료로 제공됩니다 - 전체 레슨, 코딩 연습, 시뮬레이션 기반 testbench, 수료증까지 포함됩니다. Verilog는 서버에서 컴파일·시뮬레이션되므로, 실제 HDL을 작성하기 위해 Icarus Verilog, Vivado, 그 외 FPGA 툴체인을 로컬에 설치할 필요가 없습니다.
Verilog 강의를 마치면 수료증을 받나요?
네. Verilog 강의를 완료하면 무료 수료증이 발급됩니다. 이력서에 추가하거나, 만든 FPGA 프로젝트, RTL 디자인, testbench와 함께 LinkedIn에 공유할 수 있는 검증 가능한 시그널입니다.
