신규여정
Verilog 배우기
무료로 진행되는 인터랙티브 온라인 Verilog 강의. 모든 레슨에서 실제로 Verilog를 작성합니다 - 모듈과 포트, wire와 register, 게이트 프리미티브, always 블록, FSM, 그리고 디지털 설계자가 실무에서 쓰는 testbench 패턴까지. 시뮬레이션 결과가 예상과 다를 때 AI 힌트가 도와주고, 강의를 끝내면 무료 수료증을 받습니다.
2,500+ 명의 codders가 등록함
- 초보자 환영
AI 코딩 도우미
실습 중심의 대화형 강의
모든 레슨에 음성 나레이션 제공
지식을 확인하는 퀴즈
무료 수료증
커리큘럼
섹션 1
기초
섹션 시작하기시작펼치기접기핵심 Verilog 기술을 통해 디지털 설계의 탄탄한 기초를 쌓으세요.소개
5 개 강의433- 01Verilog란 무엇인가챌린지
- 02하드웨어 vs 소프트웨어퀴즈
- 03설계 추상화 수준챌린지퀴즈
- 04첫 번째 모듈 만들기챌린지퀴즈
- 05주석챌린지퀴즈
데이터 타입
7 개 강의753- 01Wire 타입챌린지퀴즈
- 02Reg 타입챌린지퀴즈
- 03정수와 실수챌린지퀴즈
- 04벡터챌린지퀴즈
- 05배열챌린지퀴즈
- 06파라미터챌린지퀴즈
- 07요약 - 신호 선언챌린지
수 체계
6 개 강의646- 01이진수 표현챌린지퀴즈
- 02크기가 지정된 숫자챌린지퀴즈
- 03크기가 지정되지 않은 숫자챌린지퀴즈
- 04음수챌린지퀴즈
- 05특수 값 X와 Z챌린지퀴즈
- 06요약 - 숫자 형식챌린지
연산자 파트 1
5 개 강의535- 01산술 연산자챌린지퀴즈
- 02나머지 연산자챌린지퀴즈
- 03비교 연산자챌린지퀴즈
- 04복습 - 간단한 수학챌린지
- 05비트 연산자챌린지퀴즈
연산자 파트 2
6 개 강의647- 01논리 연산자챌린지퀴즈
- 02리덕션 연산자챌린지퀴즈
- 03시프트 연산자챌린지퀴즈
- 04결합 연산자챌린지퀴즈
- 05조건 연산자챌린지퀴즈
- 06복습 - 연산자 챌린지챌린지
모듈
7 개 강의755- 01모듈 구조챌린지퀴즈
- 02입력 및 출력 포트챌린지퀴즈
- 03Inout 포트챌린지퀴즈
- 04모듈 인스턴스화챌린지퀴즈
- 05이름을 이용한 포트 매핑챌린지퀴즈
- 06순서를 이용한 포트 매핑챌린지퀴즈
- 07요약 - 모듈 만들기챌린지
Assign과 게이트
6 개 강의648- 01연속 할당챌린지퀴즈
- 02연산자를 사용한 할당챌린지퀴즈
- 03내장 게이트 프리미티브챌린지퀴즈
- 04AND OR NOT 게이트챌린지퀴즈
- 05XOR XNOR 게이트챌린지퀴즈
- 06요약 - 논리 게이트 회로챌린지
반가산기 프로젝트
프로젝트3 개 강의1- 01모듈 작성하기챌린지
- 02로직 설계하기프로젝트
- 03테스트벤치 작성하기프로젝트
절차적 블록
6 개 강의646- 01Always 블록챌린지퀴즈
- 02Initial 블록챌린지퀴즈
- 03민감도 목록챌린지퀴즈
- 04블로킹 할당챌린지퀴즈
- 05논블로킹 할당챌린지퀴즈
- 06요약 - Always vs Initial챌린지
의사 결정
6 개 강의635- 01If 문챌린지퀴즈
- 02If - Else챌린지퀴즈
- 03요약 - 단순 비교기챌린지
- 04Case 문챌린지퀴즈
- 05Casex와 Casez챌린지퀴즈
- 06요약 - ALU 설계챌린지
반복문
6 개 강의646- 01For 반복문챌린지퀴즈
- 02While 반복문챌린지퀴즈
- 03Repeat 반복문챌린지퀴즈
- 04무한 반복문챌린지퀴즈
- 05비활성화 문챌린지퀴즈
- 06요약 - 반복문 패턴챌린지
멀티플렉서 프로젝트
프로젝트3 개 강의1- 012 To 1 Mux 설계챌린지
- 024 To 1 Mux 설계프로젝트
- 03Case 문 사용하기프로젝트
타이밍과 지연
6 개 강의645- 01지연이란 무엇인가챌린지퀴즈
- 02게이트 지연챌린지퀴즈
- 03할당 지연챌린지퀴즈
- 04Timescale 지시어챌린지퀴즈
- 05클록 생성챌린지퀴즈
- 06요약 - 타이밍 제어챌린지
테스트벤치 기초
6 개 강의645- 01테스트벤치란 무엇인가챌린지퀴즈
- 02Stimulus 생성챌린지퀴즈
- 03Display와 Monitor챌린지퀴즈
- 04Dumpfile과 Dumpvars챌린지퀴즈
- 05시스템 태스크 사용하기챌린지퀴즈
- 06요약 - 전체 테스트벤치 구성챌린지
신호등 제어기
프로젝트5 개 강의1- 01상태 정의하기챌린지
- 02상태 머신 로직프로젝트
- 03전환 타이밍 설정하기프로젝트
- 04Testbench 작성하기프로젝트
- 05출력 검증하기프로젝트
최종 도전
3 개 강의3- 014비트 카운터챌린지
- 02디코더 설계챌린지
- 03시프트 레지스터챌린지
UART
프로젝트4 개 강의1- 01비트 카운터챌린지
- 02상태 머신프로젝트
- 03송신기 설계프로젝트
- 04테스트벤치프로젝트
Coddy로 Verilog를 배워야 하는 이유
- 실제 Verilog 코드를 브라우저에서 작성하고 시뮬레이션할 수 있습니다. Icarus, Vivado, ModelSim을 설치할 필요 없이 - 각 레슨은 서버에서 Verilog 모듈을 컴파일하고 testbench를 실행해 시뮬레이션 결과와 컴파일 에러를 즉시 보여줍니다.
- 디지털 설계자가 실제로 사용하는 그대로의 Verilog: 모듈과 포트, wire 대 register, 게이트 프리미티브(AND/OR/NOT/XOR), blocking 대 non-blocking 대입, 조합 및 순차 always 블록, 파라미터, 유한 상태 기계, 그리고
$display,$monitor,$dumpvars를 사용한 testbench. FPGA를 만지기 전에 필요한 하드웨어 기술 언어의 기초. - AI 힌트는 모두가 헤매는 Verilog 포인트 - always 블록 안의 blocking vs non-blocking,
wire와reg의 선택, 크기 지정 / 미지정 숫자, 그리고x와z값의 의미 - 를 함께 풀어 주어, 첫 레슨부터 소프트웨어가 아닌 하드웨어의 올바른 멘탈 모델을 세울 수 있게 도와줍니다. - 단순 연습이 아닌 실제 하드웨어 프로젝트를 만듭니다: 반가산기(half adder), 2-to-1 및 4-to-1 멀티플렉서, FSM으로 구현한 신호등 컨트롤러, UART 송신기. 각 프로젝트에는 자체 testbench가 포함되어 있어 설계가 처음부터 끝까지 시뮬레이션되는 모습을 볼 수 있습니다.
Verilog 학습에 대한 자주 묻는 질문
Verilog는 어디에 사용되나요?
Verilog는 디지털 회로 - FPGA, ASIC, 그리고 거의 모든 현대 기기 안의 칩 - 를 설계하고 시뮬레이션하기 위한 하드웨어 기술 언어(HDL)입니다. 엔지니어는 하드웨어 동작을 Verilog로 기술하고 시뮬레이션으로 정확성을 확인한 뒤, 실제 게이트와 플립플롭으로 합성합니다. Intel, AMD, NVIDIA, Apple, Qualcomm을 포함해 대부분의 FPGA 회사에서 표준 언어로 쓰입니다.
Verilog는 배우기 어려운가요?
Verilog는 C와 비슷해 보이지만 멘탈 모델은 전혀 다릅니다 - 한 줄씩 실행되는 소프트웨어가 아니라, 병렬로 동작하는 하드웨어를 기술합니다. 문법 자체는 쉽지만, 변수와 함수 호출이 아닌 wire, register, 클럭 엣지로 사고하는 부분이 어렵습니다. 본 강의는 간단한 조합 회로에서 시작해 클럭이 있는 always 블록, 유한 상태 기계, 그리고 완전한 testbench까지 하드웨어적 사고를 단계적으로 익힐 수 있게 구성되어 있습니다.
Verilog와 VHDL 중 무엇을 배워야 하나요?
둘 다 주요 HDL이고 역할은 같습니다. Verilog(와 후속 SystemVerilog)는 미국 반도체 업계, 대형 칩 회사, 최신 검증 플로우 대부분에서 주류입니다. VHDL은 유럽 산업, 항공우주, 방위 분야에서 더 많이 쓰입니다. 특정 회사를 염두에 두고 있지 않다면 첫 HDL로 Verilog가 더 안전합니다 - 문법이 C에 가깝고 무료 도구와 오픈소스 디자인의 생태계가 더 큽니다.
FPGA 일을 하려면 Verilog를 알아야 하나요?
네 - Verilog(또는 VHDL, 점차 SystemVerilog)는 FPGA가 실제로 무엇을 하는지를 기술하는 방법입니다. Vivado, Quartus, Lattice Radiant 같은 벤더 도구는 Verilog/SystemVerilog를 입력으로 받습니다. 비주얼 도구나 HLS(고수준 합성)도 있지만, FPGA에서 장난감 수준을 넘는 프로젝트는 결국 Verilog로 쓰이고 읽힙니다.
Verilog를 익히는 데 시간이 얼마나 걸리나요?
Verilog 기초 - 모듈, 포트, wire, register, 연산자, 간단한 always 블록 - 는 매일 연습할 경우 2~3주 정도입니다. 상태 기계, testbench, 그리고 이 강의의 프로젝트(반가산기, 멀티플렉서, FSM 신호등, UART)에 익숙해지는 데는 보통 1~2개월이 더 걸립니다. 다음 단계 - 실제 FPGA 보드에서 자신의 설계를 동작시키는 것 - 는 언어 위에 또 하나의 학습 곡선입니다.
Verilog를 온라인에서 무료로 배울 수 있나요?
네. 인터랙티브 Verilog 강의는 무료로 제공됩니다 - 전체 레슨, 코딩 연습, 시뮬레이션 기반 testbench, 수료증까지 포함됩니다. Verilog는 서버에서 컴파일·시뮬레이션되므로, 실제 HDL을 작성하기 위해 Icarus Verilog, Vivado, 그 외 FPGA 툴체인을 로컬에 설치할 필요가 없습니다.
