Câu lệnh case trong Verilog: giải mã nhiều nhánh đúng cách

Rẽ nhiều nhánh

case là cấu trúc rẽ nhánh phẳng của Verilog. Bạn đưa vào một biểu thức, nó chọn nhánh khớp:

case (expression)
    pattern_1: statement_1;
    pattern_2: statement_2;
    pattern_3: begin
        statement_3a;
        statement_3b;
    end
    default: default_statement;
endcase

Về cấu trúc, nó giống switch trong C, nhưng:

• Không có break: mỗi nhánh tự kết thúc khi nhánh tiếp theo bắt đầu.
• Mẫu so khớp có thể là vector, không chỉ là số nguyên.
• Công cụ tổng hợp biến toàn bộ khối thành một mux phẳng (hoặc một bộ giải mã one-hot khi các mẫu cho phép).

Ví dụ hoàn chỉnh: mux 4 sang 1

module mux4(
    input  wire [1:0] sel,
    input  wire [7:0] in0, in1, in2, in3,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            2'd0: out = in0;
            2'd1: out = in1;
            2'd2: out = in2;
            2'd3: out = in3;
            default: out = 8'bx;
        endcase
    end
endmodule

module test;
    reg [1:0] sel;
    wire [7:0] out;
    wire [7:0] a = 8'hA0, b = 8'hB0, c = 8'hC0, d = 8'hD0;

    mux4 dut(.sel(sel), .in0(a), .in1(b), .in2(c), .in3(d), .out(out));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            sel = i[1:0];
            #1 $display("sel=%0d out=%h", sel, out);
        end
        $finish;
    end
endmodule

Thân case có bốn mẫu tường minh cùng một nhánh default. Công cụ tổng hợp thấy một đầu vào 2 bit được ánh xạ sang một trong bốn giá trị và tạo ra một bộ ghép kênh 4 sang 1. Gọn, phẳng, nhanh.

Vì sao cần default

Với case tổ hợp, bỏ default là cái bẫy giống hệt if thiếu else: bất kỳ giá trị đầu vào nào không khớp đều để out không được gán, và công cụ tổng hợp suy ra một latch.

Với sel 2 bit, các mẫu ở trên đã phủ cả bốn giá trị có thể, nên về lý thuyết default là thừa. Trên thực tế:

1. Công cụ tổng hợp không phải lúc nào cũng chứng minh được các nhánh đã đầy đủ.
2. Bộ chọn có thể mang giá trị x hoặc z khi mô phỏng, và giá trị đó không khớp với bất kỳ nhánh tường minh nào.
3. Thêm một nhánh mới sau này có thể khiến hành vi mặc định không còn được xác định.

Luôn viết default. Với máy trạng thái và logic mux mà bạn biết nhánh mặc định không bao giờ xảy ra, việc gán 'x:

default: out = 8'bx;

…báo cho công cụ tổng hợp rằng "đây là don't-care, cứ tối ưu thoải mái" và hiện một giá trị x đỏ rực khi mô phỏng nếu nhánh tưởng như không thể xảy ra lại bằng cách nào đó xảy ra. Đó là lợi cả đôi đường.

Máy trạng thái với case

Cách dùng kinh điển của case là phần logic chuyển trạng thái của một máy trạng thái hữu hạn:

module traffic_light(
    input  wire       clk,
    input  wire       reset,
    output reg  [1:0] light    // 00=red, 01=yellow, 10=green
);
    localparam RED    = 2'd0;
    localparam GREEN  = 2'd1;
    localparam YELLOW = 2'd2;

    reg [1:0] state;
    reg [3:0] timer;

    always @(posedge clk) begin
        if (reset) begin
            state <= RED;
            timer <= 4'd0;
        end else if (timer == 4'd0) begin
            case (state)
                RED:    begin state <= GREEN;  timer <= 4'd6; end
                GREEN:  begin state <= YELLOW; timer <= 4'd2; end
                YELLOW: begin state <= RED;    timer <= 4'd5; end
                default: begin state <= RED;   timer <= 4'd0; end
            endcase
        end else begin
            timer <= timer - 4'd1;
        end
    end

    always @(*) light = state;
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [1:0] light;
    traffic_light dut(.clk(clk), .reset(reset), .light(light));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #200 $finish;
    end

    always @(posedge clk)
        $display("t=%0t light=%0d", $time, light);
endmodule

Khối case (state) chính là logic chuyển trạng thái. Mỗi nhánh quyết định trạng thái kế tiếp là gì và ở lại trong đó bao lâu. Ở đây default không bao giờ xảy ra (ta đã phủ hết RED/GREEN/YELLOW trong không gian 2 bit), nhưng nó vẫn có mặt như một lưới an toàn: nếu state bằng cách nào đó thành 2'd3, FSM quay về RED một cách gọn gàng thay vì tạo ra latch.

Bài Máy trạng thái hữu hạn đi sâu hơn vào mẫu thiết kế này.

Nhiều mẫu cho một nhánh

Bạn có thể liệt kê nhiều mẫu dùng chung một câu lệnh, cách nhau bằng dấu phẩy:

case (opcode)
    4'h0, 4'h1, 4'h2: result = a + b;
    4'h3, 4'h4:       result = a - b;
    4'h8:             result = a & b;
    default:          result = 8'd0;
endcase

Ở đây có hai opcode cùng mang nghĩa "trừ" và ba opcode cùng mang nghĩa "cộng". Công cụ tổng hợp OR các mẫu lại với nhau cho bộ so sánh.

casez và casex: so khớp don't-care

Đôi khi bạn muốn so khớp một mẫu có vài bit không xác định, chẳng hạn "mọi opcode bắt đầu bằng 010":

casez (opcode)
    8'b010?_????: instruction = ALU_OP;
    8'b110?_????: instruction = LOAD_OP;
    8'b1110_????: instruction = JUMP_OP;
    default:      instruction = UNKNOWN;
endcasez

casez coi ? (và z) trong mẫu là don't-care. Mỗi ? khớp với cả 0 lẫn 1. Cách này hữu ích khi giải mã các định dạng lệnh mà một số vị trí bit không được dùng ở vài nhóm opcode.

casex mở rộng thêm, coi cả x là don't-care. casex nguy hiểm vì tín hiệu chưa khởi tạo (mang giá trị x khi mô phỏng) khớp với mọi nhánh, dẫn đến hành vi bất ngờ. Phần lớn các bộ quy tắc viết code hiện đại khuyên dùng casez và cấm casex.

Trong SystemVerilog còn có case inside, phiên bản gọn gàng nhất (chấp nhận cả khoảng giá trị lẫn danh sách), nhưng Verilog thuần chỉ dừng ở casez.

case so với chuỗi if/else if

Cả hai cấu trúc đều diễn đạt được quyết định nhiều nhánh, nhưng chúng được tổng hợp thành phần cứng khác nhau:

• case là rẽ nhánh phẳng. Công cụ tổng hợp có thể tạo ra bộ giải mã one-hot, cây mux cân bằng hoặc các cấu trúc phẳng khác. Thời gian tính toán không đổi.
• if/else if là chuỗi ưu tiên. Công cụ tổng hợp tạo ra một dãy tầng nối tiếp, mỗi tầng thêm độ trễ. Chậm hơn theo hàm logarit.

Về chức năng, hai cách này chồng lên nhau. Về phong cách: dùng case mỗi khi điều kiện xoay quanh giá trị của một biểu thức duy nhất. Dùng if/else if khi có thứ tự ưu tiên thật sự hoặc khi các điều kiện liên quan đến những tín hiệu khác nhau.

// Better as case:
if      (sel == 2'd0) out = a;
else if (sel == 2'd1) out = b;
else if (sel == 2'd2) out = c;
else                  out = d;

// Better as if/else if:
if      (urgent_event)  next_state = HANDLE_URGENT;
else if (timer_expired) next_state = TIMEOUT;
else if (data_ready)    next_state = PROCESS;
else                    next_state = state;

Ba điều kiện đầu đều hỏi "sel bằng bao nhiêu?": case đọc tự nhiên hơn và được tổng hợp phẳng hơn. Ba điều kiện sau là các sự kiện độc lập với thứ tự ưu tiên rõ ràng: if/else if phù hợp hơn.

Tiếp theo

Bài cuối của chương này, Vòng lặp for, nói về for trong Verilog và điều bất ngờ xảy ra khi bạn dùng nó trong code tổng hợp được. Sau đó chúng ta sẽ thật sự bước vào logic tuần tự và FSM.