If-else trong Verilog: logic điều kiện trong khối thủ tục

Cú pháp quen thuộc, tư duy khác hẳn

if/else trông giống hệt C:

if (condition) begin
    // ... statements ...
end else begin
    // ... statements ...
end

Nhưng quy tắc thì khác, vì Verilog không phải phần mềm. Có hai điều cần nhớ:

1. if/else chỉ sống bên trong khối thủ tục. Bạn không thể viết một câu lệnh if đứng riêng ở cấp module.
2. if/else được tổng hợp thành gì phụ thuộc vào loại khối. Trong khối tổ hợp, nó trở thành bộ ghép kênh hoặc bộ mã hóa ưu tiên. Trong khối theo clock, nó trở thành flip-flop có logic cập nhật theo điều kiện.

Bên trong khối tổ hợp

module max_of_three(
    input  wire [7:0] a,
    input  wire [7:0] b,
    input  wire [7:0] c,
    output reg  [7:0] max
);
    always @(*) begin
        if (a >= b && a >= c)
            max = a;
        else if (b >= c)
            max = b;
        else
            max = c;
    end
endmodule

module test;
    reg [7:0] a, b, c;
    wire [7:0] max;
    max_of_three dut(.a(a), .b(b), .c(c), .max(max));

    initial begin
        a = 8'd10; b = 8'd20; c = 8'd15; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd50; b = 8'd30; c = 8'd40; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd5;  b = 8'd5;  c = 8'd50; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        $finish;
    end
endmodule

Khối tổ hợp always @(*) chạy lại mỗi khi a, b hoặc c thay đổi. Chuỗi if/else chọn một nhánh, gán max, rồi khối kết thúc. Vì max luôn được gán (nhánh nào cũng có phép gán), công cụ tổng hợp tạo ra logic tổ hợp thuần, không có latch.

Lưu ý max được khai báo reg dù phần cứng không hề có flip-flop. Quy tắc vẫn như mọi khi: thứ gì được gán bên trong always thì phải là reg.

Cái bẫy latch

Đây là bug phổ biến nhất trong code tổ hợp của người mới:

// WRONG - infers a latch
always @(*) begin
    if (enable)
        out = data;
    // no else! when `enable` is low, what does `out` do?
end

Công cụ tổng hợp hiểu là "khi enable ở mức thấp, out không được gán" và kết luận out phải nhớ giá trị trước đó. Nhớ một giá trị cần một ô lưu trữ, nên công cụ chèn vào một latch. Latch trong thiết kế đồng bộ gây ra vấn đề về timing, khó reset và gần như không bao giờ là điều bạn muốn.

Có hai cách sửa:

// Fix 1: explicit else branch
module no_latch_1(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        if (enable) out = data;
        else        out = 8'd0;
    end
endmodule

// Fix 2: default assignment at the top
module no_latch_2(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        out = 8'd0;             // default first
        if (enable) out = data; // override if condition holds
    end
endmodule

module test;
    reg en;
    reg [7:0] d;
    wire [7:0] out1, out2;

    no_latch_1 u1(.enable(en), .data(d), .out(out1));
    no_latch_2 u2(.enable(en), .data(d), .out(out2));

    initial begin
        en = 0; d = 8'h55; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        en = 1; d = 8'hAA; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        $finish;
    end
endmodule

Cả hai đều tạo ra cùng một phần cứng tổ hợp: một mux 2 sang 1. Mẫu "giá trị mặc định ở đầu khối" mở rộng tốt hơn khi bạn có nhiều phép gán có điều kiện cho cùng một tín hiệu.

Bên trong khối theo clock

module counter_with_reset(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    output reg  [7:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 8'd0;
        else if (enable)  count <= count + 8'd1;
        // else: implicit hold (count keeps its value - that's what a flip-flop does)
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [7:0] count;

    counter_with_reset dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #50 enable = 0;
        #20 enable = 1;
        #30 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b enable=%b count=%0d", $time, reset, enable, count);
endmodule

Để ý những điểm khác so với trường hợp tổ hợp:

• Khối là always @(posedge clk), địa hạt của flip-flop.
• Phép gán dùng <= (non-blocking).
• Không có else cho trường hợp "không reset cũng không enable". Như vậy không sao. Trong khối theo clock, khi không nhánh nào chạy, flip-flop chỉ đơn giản giữ giá trị cũ, đúng như cách flip-flop hoạt động về mặt vật lý. Không có latch nào bị suy ra vì tín hiệu vốn đã là một thanh ghi.

Đây là chỗ duy nhất bỏ else mà vẫn an toàn. Bên ngoài khối theo clock, luôn xử lý mọi nhánh.

Chuỗi else if: bộ mã hóa ưu tiên

Một chuỗi câu lệnh else if có thứ tự ưu tiên ngầm: điều kiện đứng trước được ưu tiên hơn điều kiện đứng sau:

module priority_encoder(
    input  wire [3:0] requests,
    output reg  [1:0] grant,
    output reg        any
);
    always @(*) begin
        any = |requests;
        if      (requests[0]) grant = 2'd0;
        else if (requests[1]) grant = 2'd1;
        else if (requests[2]) grant = 2'd2;
        else if (requests[3]) grant = 2'd3;
        else                  grant = 2'd0;
    end
endmodule

module test;
    reg [3:0] req;
    wire [1:0] grant;
    wire any;
    priority_encoder dut(.requests(req), .grant(grant), .any(any));

    initial begin
        req = 4'b0000; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b0010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1111; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        $finish;
    end
endmodule

requests[0] có ưu tiên cao nhất: nếu nó được bật, kết quả cấp quyền là 0 bất kể các bit có chỉ số cao hơn ra sao. Công cụ tổng hợp biến chuỗi này thành một dãy mux nối tầng: kiểm tra bit 0 trước, rồi bit 1, rồi bit 2, rồi bit 3. Mỗi tầng thêm một chút độ trễ.

Nếu các điều kiện loại trừ lẫn nhau, chẳng hạn khi giải mã một đầu vào one-hot, câu lệnh case (bài tiếp theo) tạo ra phần cứng phẳng hơn và nhanh hơn chuỗi else if. Hãy dùng dạng case khi không có yêu cầu ưu tiên thật sự.

if không có else trong code theo clock

Khối theo clock không cần else vì "giữ giá trị cũ" là mặc định. Đó là cách bạn dựng tín hiệu enable:

always @(posedge clk) begin
    if (load) target <= incoming;
    // no else: when load is low, target keeps its value
end

Đó là một thanh ghi có enable. Phần lớn thanh ghi pipeline, bộ đếm và thanh ghi cấu hình đều dùng mẫu này.

begin/end và câu lệnh đơn

Giống C, bạn có thể bỏ begin/end khi chỉ có một câu lệnh:

if (a) out = 1;
else   out = 0;

Từ hai câu lệnh trở lên, hãy dùng khối:

if (a) begin
    out = 1;
    flag = 1;
end else begin
    out = 0;
    flag = 0;
end

Hai cách viết có thể dùng xen kẽ. Các bộ quy tắc viết code thường khuyên luôn dùng begin/end để sau này thêm câu lệnh thứ hai không gặp rắc rối.

Tiếp theo

Bài tiếp theo, Câu lệnh case, nói về case, công cụ phù hợp cho giải mã nhiều nhánh (máy trạng thái, phân nhánh theo opcode, bảng ROM). Sau đó là vòng lặp for, khác vòng lặp phần mềm ở một điểm tinh tế: chúng được trải phẳng ở bước elaboration.