סיכום - נתב בקשות
חלק מהיחידה תכנון RTL ואימות במסלול ה-Verilog של Coddy. שיעור 5 מתוך 38.
אתגר
בינוניקבל בקשה בת 4 סיביות רק אם מוגדרת בדיוק סיבית אחת. כאשר הבקשה תקפה, הפלט הוא האינדקס של הסיבית שנבחרה ב־code, והגדר את valid. כאשר אין בקשה או כשיש כמה בקשות, גם code וגם valid יהיו אפס. עמודות הפלט: code, valid. כל ערכי הגירוי הם ערכים בינאריים ידועים.
השלם את design.v ושמור על שמות המודולים והיציאות שלו. testbench.v הנעול מספק שינויים בקלט ומדפיס את הפלטים לאחר שהם מתייצבים. הוא בוחר תרחיש באמצעות ארגומנט של הסימולטור, כגון +CASE=1; אין צורך בקלט סטנדרטי. אל תוסיף להדפסה, השהיות או סיום סימולציה לתכנון. הפלט הצפוי הוא שורה אחת של ערכים עשרוניים לכל תצפית, מופרדים ברווח אחד ומסתיימים בירידת שורה.
נסו בעצמכם
module dut (input [3:0] req, output reg [1:0] code, output reg valid);
// החליפו את מציין המקום הזה בתכנון שלכם.
initial code = 0;
initial valid = 0;
endmoduleכל השיעורים ביחידה תכנון RTL ואימות
1RTL קומבינטורי אמין
ערכי ברירת מחדל מונעים נעילותמקודדי עדיפותאימות One-Hotפענוח Case בטוחסיכום - נתב בקשות
2רוחבי מילה ואריתמטיקה עם סימן
שימור ביטי נשאהשוואות עם סימןהזזות ימינה אריתמטיותגלישה ורוויהסיכום - הפרש עם סימןתרגלו בעצמכם: קומפיילר Verilog אונליין