חדשמסלול
קורס Verilog למתחילים
קורס Verilog אונליין, חינמי ואינטראקטיבי. כותבים Verilog בכל שיעור, עם רמזי AI כשפלט הסימולציה לא תואם את מה שציפיתם, ותעודה חינמית בסיום.
3,093+ לומדים רשומים
128 שיעורים112 אתגרים628 שאלות חידון
- ידידותי למתחילים
עזרה בתכנות בליווי AI
שיעורים אינטראקטיביים ומעשיים
הקראה קולית בכל שיעור
חידונים לבדיקת הידע
תעודת סיום בחינם
סילבוס
יחידה 1
יסודות
להתחיל את היחידהלהתחיללהרחיבלכווץבנו בסיס איתן בעיצוב דיגיטלי באמצעות מיומנויות ליבה ב־Verilogמבוא
5 שיעורים433סוגי נתונים
7 שיעורים853שיטת המספרים
6 שיעורים646אופרטורים חלק 1
5 שיעורים535אופרטורים חלק 2
6 שיעורים647מודולים
7 שיעורים755השמות ושערים
6 שיעורים648פרויקט חצי מחבר
פרויקט3 שיעורים1בלוקים פרוצדורליים
6 שיעורים646קבלת החלטות
6 שיעורים634לולאות
6 שיעורים646פרויקט מרבב
פרויקט3 שיעורים1תזמון והשהיות
6 שיעורים645יסודות ה־Testbench
6 שיעורים644בקר רמזור
פרויקט5 שיעורים1אתגרים אחרונים
3 שיעורים3UART
פרויקט4 שיעורים1יחידה 2
תכנון RTL ואימות
להתחיל את היחידהלהתחיללהרחיבלכווץבנו RTL אמין ב־Verilog באמצעות לוגיקה קומבינטורית מלאה, אריתמטיקה עם סימן, מודולים לשימוש חוזר, צינורות עיבוד מבוקרים והתנהגות זיכרון מפורשת. אמתו תכנונים באמצעות testbenches לבדיקה עצמית, אתגרי שליטה ופרויקט Sample Monitor.RTL קומבינטורי אמין
5 שיעורים916רוחבי מילה ואריתמטיקה עם סימן
5 שיעורים916RTL לשימוש חוזר
5 שיעורים916RTL סדרתי מבוקר
5 שיעורים916זיכרון וטבלאות חיפוש
5 שיעורים916סביבות בדיקה עם בדיקה עצמית
5 שיעורים916פרויקט - צג דגימות
פרויקט5 שיעורים1אתגרים אחרונים
3 שיעורים3
מה מקבלים
כל מה שתשתמשו בו כדי ללמוד לתכנת
ללמוד תוך כדי עשייה
כתבו קוד אמיתי, שלפו נתונים ממסדי נתונים, בנו אתרים ושלטו בפרומפטים ל-AI. השיעורים האינטראקטיביים שלנו מכסים כל מיומנות שמפתחים מודרניים צריכים.
playground.js
עורך קוד
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
בדיקה #1
בדיקה #2
בדיקה #3
קלט
"Alex"
פלט
"Hello, Coddy! Alex"
לבנות רצף
שמרו על עקביות וראו איך ההתקדמות שלכם גדלה! עקבו אחרי הרגל התכנות היומי, הגנו על הרצף עם ימי הקפאה וקבלו פרסים על כל יום שאתם מגיעים.
12 ימי רצף
חזרו מחר כדי לשמור על הרצף!
January 2026
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
21
22
23
24
25
26
27
28
29
30
הכל או כלום
יום 5 מתוך 7
הקפאת רצף
2 left
לתכנת מכל מקום
קחו את מסע התכנות שלכם לכל מקום! בלי התקנות, בלי הורדות - פשוט פותחים ומתחילים לתכנת. זמין ב-iOS, ב-Android ובאתר עם דירוג של 4.9 כוכבים.
7
250
5
משתנים
להמשיך
4.9
דירוג
אתם לא לבד
התחרו בטבלאות דירוג עולמיות, הזמינו חברים כדי לקבל פרסים וחגגו את ההצלחות אחד של השני. תכנות עם חברים זה יותר כיף!
ליגת המתמודדים7 המובילים עולים
1
Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
אזור העלייהכל הדרכים ללמוד
לקרוא, להאזין, לבחון את עצמכם, לשאול את ה-AI או לחפש כל דבר שכבר למדתם. כל שיעור פוגש אתכם בדיוק איפה שאתם.
מבוא למשתנים
אודיו
משתנה הוא מיכל עם שם ששומר ערך שאפשר להתייחס אליו בהמשך התוכנית.
ב-Python יוצרים משתנה על ידי כתיבת השם, סימן שווה, ואז הערך שרוצים לשמור.
הערך יכול להשתנות עם הזמן - השמה מחדש לאותו שם פשוט מפנה אותו לערך חדש.
1xשרה
לקבל תעודה
קבלו תעודה על כל קורס שתסיימו. הוסיפו אותן לפרופיל ה-LinkedIn ולקורות החיים כדי להציג למעסיקים את כישורי התכנות שלכם.
תעודת סיוםתעודה זו מאשרת כיישראל ישראליהשלים/ה בהצלחה אתיסודות Python
יסודות Python
תאריךינו׳ 2026
להוסיף ל-LinkedInלמה ללמוד Verilog עם Coddy
- כתבו והריצו סימולציה של Verilog אמיתי בדפדפן. בלי התקנת Icarus, Vivado או ModelSim: כל שיעור מקמפל את מודול ה־Verilog שלכם ומריץ את ה־testbench בשרת, ואז מציג מיד את פלט הסימולציה ושגיאות קומפילציה, אם יש.
- Verilog כפי שמתכנני חומרה דיגיטלית משתמשים בה באמת: מודולים ופורטים, wires מול registers, שערים בסיסיים (AND/OR/NOT/XOR), השמות blocking מול non-blocking, always blocks צירופיים וסדרתיים, פרמטרים, מכונות מצבים סופיות ו־testbenches עם
$display,$monitorו־$dumpvars. יסודות שפת תיאור החומרה שצריך לפני שנוגעים ב־FPGA. - רמזי AI מלווים אתכם בחלקים של Verilog שמכשילים את כולם: blocking מול non-blocking בתוך always blocks, מתי להשתמש ב־
wireומתי ב־reg, מספרים עם גודל ובלי גודל, והמשמעות של הערכיםxו־z. כך אתם בונים את המודל המנטלי הנכון של חומרה (לא תוכנה) מהשיעור הראשון. - בנו פרויקטי חומרה אמיתיים, לא רק תרגילים: half adder, מרבב 2 ל־1 ו־4 ל־1, בקר רמזור כ־FSM ומשדר UART. כל פרויקט מגיע עם testbench משלו, כך שאתם רואים את התכנון שלכם רץ בסימולציה מקצה לקצה.
שאלות נפוצות על לימוד Verilog
למה משמשת Verilog?
Verilog היא שפת תיאור חומרה (HDL) שמשמשת לתכנון ולסימולציה של מעגלים דיגיטליים: FPGAs, ASICs והשבבים שבתוך כמעט כל מכשיר מודרני. מהנדסים מתארים את התנהגות החומרה ב־Verilog, מריצים סימולציה כדי לאמת שהיא נכונה, ואז עושים לה סינתזה עד לשערים ול־flip-flops אמיתיים. זו שפת העבודה המרכזית בחברות כמו Intel, AMD, NVIDIA, Apple, Qualcomm וברוב חברות ה־FPGA.
האם קשה ללמוד Verilog?
Verilog נראית הרבה כמו C, אבל המודל המנטלי שונה לגמרי: אתם מתארים חומרה שרצה במקביל, לא תוכנה שרצה שורה אחרי שורה. התחביר קל; החלק הקשה הוא לחשוב במונחים של wires, registers ועליות שעון במקום משתנים וקריאות לפונקציות. הקורס מציג חשיבת חומרה בהדרגה, מתחיל בלוגיקה צירופית פשוטה ובונה עד always blocks עם שעון, מכונות מצבים סופיות ו־testbenches מלאים.
Verilog או VHDL: מה כדאי ללמוד?
שתיהן שפות HDL מרכזיות ועושות את אותה עבודה. Verilog (והיורשת שלה SystemVerilog) שולטת בתעשיית המוליכים למחצה בארה"ב, בחברות השבבים הגדולות וברוב תהליכי האימות המודרניים. VHDL נפוצה יותר בתעשייה האירופית, בתעופה ובחלל ובביטחון. אם אין לכם מעסיק מסוים בראש, Verilog היא שפת ה־HDL הראשונה הבטוחה יותר: התחביר שלה קרוב יותר ל־C, ויש לה אקוסיסטם גדול יותר של כלים חינמיים ותכנונים בקוד פתוח.
צריך לדעת Verilog לעבודה עם FPGA?
כן. Verilog (או VHDL, ויותר ויותר SystemVerilog) היא הדרך לתאר מה FPGA עושה בפועל. כלי היצרנים כמו Vivado, Quartus ו־Lattice Radiant מקבלים כולם Verilog/SystemVerilog כקלט. קיימים סינתזה ברמה גבוהה (HLS) וכלים ויזואליים, אבל כל דבר מעבר לפרויקט צעצוע על FPGA בסוף נכתב או נקרא ב־Verilog.
כמה זמן לוקח ללמוד Verilog?
יסודות Verilog, מודולים, פורטים, wires, registers, אופרטורים ו־always blocks פשוטים, דורשים שבועיים עד שלושה שבועות של תרגול יומי. כדי להרגיש בנוח עם מכונות מצבים סופיות, testbenches והפרויקטים בקורס הזה (half adder, מרבב, רמזור כ־FSM, UART) צריך בדרך כלל עוד חודש עד חודשיים. הצעד הבא, הרצת התכנונים שלכם על לוח FPGA אמיתי, הוא עקומת למידה נפרדת מעבר לשפה עצמה.
אפשר ללמוד Verilog אונליין בחינם?
כן. קורס ה־Verilog האינטראקטיבי חינמי: שיעורים מלאים, תרגילי קוד, testbenches בסימולציה ותעודה. Verilog מתקמפלת ורצה בסימולציה בשרת, כך שלא צריך להתקין Icarus Verilog, Vivado או כלי FPGA כלשהו במחשב כדי להתחיל לכתוב HDL אמיתי.
מקבלים תעודה בסיום קורס Verilog?
כן. סיום קורס ה־Verilog מעניק לכם תעודת סיום חינמית. אות שניתן לאמת, שאפשר להוסיף לקורות החיים או לשתף ב־LinkedIn לצד פרויקטי FPGA, תכנוני RTL או testbenches שבניתם.
