סיכום - מסכת ביטים לשימוש חוזר
חלק מהיחידה תכנון RTL ואימות במסלול ה-Verilog של Coddy. שיעור 15 מתוך 38.
אתגר
בינוניבנו מעגל איפוס סיביות ברוחב WIDTH עם לולאת generate בעלת שם: כל סיבית פלט שווה לסיבית a המתאימה AND ההופכי של b באותו מיקום. b היא מסכת איפוס. WIDTH חיובי. ספסל הבדיקה הנעול יוצר מופעים עם ערכי WIDTH של 1, 4 ו-8, תוך שימוש בסיביות הנמוכות של a ושל b עבור מופעים צרים יותר. עמודות הפלט הן y1, y4 ו-y8 בעשרוני.
השלימו את design.v ושמרו על שמות המודולים והיציאות שלו. testbench.v הנעול מספק שינויי קלט ומדפיס את הפלטים לאחר שהתייצבו. הוא בוחר תרחיש באמצעות ארגומנט של הסימולטור, כגון +CASE=1; אין צורך בקלט סטנדרטי. אל תוסיפו להדפסה, השהיות או סיום סימולציה לתכנון. הפלט הצפוי הוא שורה אחת של ערכים עשרוניים לכל תצפית, מופרדים ברווח אחד ומסתיימים בתו שורה חדשה.
נסו בעצמכם
module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
// ממשו את המעגל בעל הפרמטרים.
assign y = 0;
endmoduleכל השיעורים ביחידה תכנון RTL ואימות
1RTL קומבינטורי אמין
ערכי ברירת מחדל מונעים נעילותמקודדי עדיפותאימות One-Hotפענוח Case בטוחסיכום - נתב בקשות
2רוחבי מילה ואריתמטיקה עם סימן
שימור ביטי נשאהשוואות עם סימןהזזות ימינה אריתמטיותגלישה ורוויהסיכום - הפרש עם סימן3RTL לשימוש חוזר
פונקציות קומבינטוריותפרמטרים בטוחים מבחינת רוחבלולאות GenerateGenerate מותנהסיכום - מסכת ביטים לשימוש חוזר6סביבות בדיקה עם בדיקה עצמית
בדיקות בארבעה מצביםמשימות בדיקה לשימוש חוזרמודלי ייחוס וניקודכיסוי מקרי קצה ובקרהסיכום - בדיקת מחברתרגלו בעצמכם: קומפיילר Verilog אונליין