التجاوز والتشبّع

جزء من قسم تصميم RTL والتحقق منه في رحلة Verilog على Coddy. الدرس 9 من 38.

يعني التجاوز في الأعداد الموقَّعة أن النتيجة الرياضية لا يمكن أن تتسع ضمن عرض signed المختار. وهو يختلف عن الحمل في الأعداد غير الموقَّعة. في عملية جمع signed، يحدث التجاوز عندما تكون المدخلات ذات الإشارة نفسها وتتغير إشارة النتيجة. يحدّ التشبيع النتيجة عند حدّ يمكن تمثيله بدلًا من التفافها.

مقتطف ذو صلة؛ يتم توفير التصريحات والاتصالات المحيطة في التحدي.

assign overflow = (a[7] == b[7]) && (sum[7] != a[7]);

لا يمكن للمدخلات ذات الإشارتين المختلفتين أن تتسبب في تجاوز سعة عملية الجمع signed؛ أما المدخلات ذات الإشارتين المتساويتين فتتطلب التحقق من إشارة النتيجة.

تحقّق من فيضان signed بشكل مستقل عن الحمل؛ وسّع قبل تنفيذ التشبّع.

التحدي

متوسط

اجمع العددين 8-bit signed a وb. أعد النتيجة y الملتفة من النوع signed، واجعل overflow=1 فقط عندما يكون المجموع الرياضي الدقيق خارج النطاق من -128 إلى 127. أعمدة الإخراج: y وoverflow. جميع قيم التحفيز هي قيم ثنائية معروفة.

أكمل design.v وحافظ على أسماء الوحدات ومنافذها. يوفّر testbench.v المقفول تغييرات الإدخال ويطبع المخرجات بعد استقرارها. ويختار سيناريو باستخدام وسيطة للمحاكي مثل +CASE=1؛ ولا يلزم إدخال قياسي. لا تضف طباعة أو تأخيرات أو إنهاءً للمحاكاة إلى التصميم. الناتج المتوقع هو صف واحد من القيم العشرية لكل ملاحظة، تفصل بينها مسافة واحدة وتنتهي بمحرف سطر جديد.

جرّب بنفسك

module dut (input signed [7:0] a, input signed [7:0] b, output signed [7:0] y, output overflow);
    // استبدل هذا العنصر النائب بتصميمك.
    assign y = 0;
    assign overflow = 0;
endmodule