جديدرحلة
تعلّم Verilog
دورة Verilog أونلاين، مجانية وتفاعلية. تكتب Verilog في كل درس - الوحدات والمنافذ، وwires وregisters، والبدائيّات المنطقية (gate primitives)، وكتل always، وآلات الحالة المنتهية (FSMs)، وأنماط testbench التي يستخدمها مصمّمو الدوائر الرقمية فعلًا - مع تلميحات بالذكاء الاصطناعي حين لا يتطابق ناتج المحاكاة مع ما توقّعته، وشهادة مجانية عند إكمال الدورة.
2,500+ من الـ codders مسجلون
- مناسب للمبتدئين
مساعدة برمجية بالذكاء الاصطناعي
دروس تفاعلية عملية
تعليق صوتي في كل درس
اختبارات لقياس معرفتك
شهادة إتمام مجانية
المنهج
قسم 1
الأساسيات
ابدأ القسمابدأتوسيعطيابنِ أساساً قوياً في التصميم الرقمي باستخدام مهارات Verilog الأساسيةمقدمة
5 درسًا433- 01ما هو Verilogتحدي
- 02Hardware مقابل Softwareاختبار
- 03مستويات تجريد التصميمتحدياختبار
- 04أول Module لكتحدياختبار
- 05التعليقاتتحدياختبار
أنواع البيانات
7 درسًا753- 01نوع Wireتحدياختبار
- 02نوع Regتحدياختبار
- 03Integer و Realتحدياختبار
- 04المتجهاتتحدياختبار
- 05المصفوفاتتحدياختبار
- 06Parametersتحدياختبار
- 07مراجعة - تعريف الإشاراتتحدي
أنظمة العد
6 درسًا646- 01التمثيل الثنائيتحدياختبار
- 02الأعداد محددة الحجمتحدياختبار
- 03الأعداد غير محددة الحجمتحدياختبار
- 04الأعداد السالبةتحدياختبار
- 05القيم الخاصة X و Zتحدياختبار
- 06مراجعة - تنسيقات الأعدادتحدي
المعاملات - الجزء الأول
5 درسًا535- 01المعاملات الحسابيةتحدياختبار
- 02معامل باقي القسمة (Modulo)تحدياختبار
- 03معاملات المقارنةتحدياختبار
- 04ملخص - رياضيات بسيطةتحدي
- 05معاملات Bitwiseتحدياختبار
المعاملات - الجزء الثاني
6 درسًا647- 01المعاملات المنطقيةتحدياختبار
- 02معاملات الاختزالتحدياختبار
- 03معاملات الإزاحةتحدياختبار
- 04معامل الدمجتحدياختبار
- 05المعامل الشرطيتحدياختبار
- 06مراجعة - تحدي المعاملاتتحدي
الوحدات
7 درسًا755- 01هيكل الوحدةتحدياختبار
- 02منافذ الإدخال والإخراجتحدياختبار
- 03منافذ Inoutتحدياختبار
- 04استدعاء الوحداتتحدياختبار
- 05ربط المنافذ بالاسمتحدياختبار
- 06ربط المنافذ بالترتيبتحدياختبار
- 07مراجعة - بناء وحدةتحدي
التعيين والبوابات المنطقية
6 درسًا648- 01التعيين المستمرتحدياختبار
- 02التعيين باستخدام العملياتتحدياختبار
- 03البوابات الأساسية المدمجةتحدياختبار
- 04بوابات AND و OR و NOTتحدياختبار
- 05بوابات XOR و XNORتحدياختبار
- 06مراجعة - دارة البوابات المنطقيةتحدي
مشروع الـ Half Adder
مشروع3 درسًا1- 01كتابة الـ Moduleتحدي
- 02تصميم المنطقمشروع
- 03كتابة الـ Testbenchمشروع
الكتل الإجرائية
6 درسًا646- 01كتلة Alwaysتحدياختبار
- 02كتلة Initialتحدياختبار
- 03قائمة التحسستحدياختبار
- 04الإسناد الحاجبتحدياختبار
- 05الإسناد غير الحاجبتحدياختبار
- 06مراجعة - Always مقابل Initialتحدي
اتخاذ القرار
6 درسًا635- 01جملة Ifتحدياختبار
- 02جملة If - Elseتحدياختبار
- 03مراجعة - المقارن البسيطتحدي
- 04جملة Caseتحدياختبار
- 05Casex و Casezتحدياختبار
- 06مراجعة - تصميم ALUتحدي
الحلقات التكرارية
6 درسًا646- 01حلقة Forتحدياختبار
- 02حلقة Whileتحدياختبار
- 03حلقة Repeatتحدياختبار
- 04حلقة Foreverتحدياختبار
- 05جملة التعطيلتحدياختبار
- 06مراجعة - أنماط التكرارتحدي
مشروع الـ Multiplexer
مشروع3 درسًا1- 01تصميم Mux 2 إلى 1تحدي
- 02تصميم Mux 4 إلى 1مشروع
- 03استخدام جملة Caseمشروع
التوقيت والتأخيرات
6 درسًا645- 01ما هي التأخيراتتحدياختبار
- 02تأخيرات البواباتتحدياختبار
- 03تأخيرات التعيينتحدياختبار
- 04توجيه Timescaleتحدياختبار
- 05توليد الساعةتحدياختبار
- 06مراجعة - التحكم في التوقيتتحدي
أساسيات الـ Testbench
6 درسًا645- 01ما هو الـ Testbenchتحدياختبار
- 02إنشاء المحفزاتتحدياختبار
- 03المهام Display و Monitorتحدياختبار
- 04المهام Dumpfile و Dumpvarsتحدياختبار
- 05استخدام مهام النظامتحدياختبار
- 06ملخص - Testbench كاملتحدي
متحكم إشارة المرور
مشروع5 درسًا1- 01تحديد الحالاتتحدي
- 02منطق آلة الحالةمشروع
- 03توقيت الانتقالاتمشروع
- 04كتابة الـ Testbenchمشروع
- 05التحقق من المخرجاتمشروع
التحديات النهائية
3 درسًا3- 01عداد 4 بتتحدي
- 02تصميم مفكك الشفرةتحدي
- 03مسجل الإزاحةتحدي
UART
مشروع4 درسًا1- 01عداد البتاتتحدي
- 02آلة الحالةمشروع
- 03تصميم المرسلمشروع
- 04Testbenchمشروع
لماذا تتعلم Verilog مع Coddy
- اكتب Verilog حقيقيًا وحاكِه داخل المتصفح. لا حاجة لتثبيت Icarus أو Vivado أو ModelSim - كل درس يُجمِّع وحدة Verilog ويُشغِّل testbench على الخادم، ويعرض مخرجات المحاكاة وأي أخطاء تجميع فورًا.
- Verilog كما يستخدمه مصمّمو الدوائر الرقمية فعلًا: الوحدات والمنافذ، وwires مقابل registers، والبدائيّات المنطقية (AND/OR/NOT/XOR)، والإسنادات blocking مقابل non-blocking، وكتل always التركيبية والتسلسلية، والمعاملات، وآلات الحالة المنتهية، وtestbenches باستخدام
$displayو$monitorو$dumpvars. أساسيات لغة وصف العتاد التي تحتاجها قبل أن تلمس FPGA. - تلميحات الذكاء الاصطناعي ترشدك عبر أكثر مواضع Verilog إرباكًا - blocking مقابل non-blocking داخل كتل always، ومتى تستخدم
wireومتى تستخدمreg، والأرقام بحجم محدّد وبدون حجم، ومعنى القيمتينxوz- حتى تبني منذ الدرس الأول النموذج الذهني الصحيح للعتاد لا للبرمجيات. - أنشئ مشاريع عتاد حقيقية، لا تمارين فحسب: نصف جامع (half adder)، ومُضاعِفات إرسال 2-إلى-1 و4-إلى-1، ومتحكّم إشارة مرور كآلة حالة (FSM)، ومُرسِل UART. كل مشروع يأتي مع testbench خاص به حتى ترى تصميمك محاكَى من البداية إلى النهاية.
أسئلة شائعة حول تعلّم Verilog
فيمَ يُستخدم Verilog؟
Verilog لغة وصف عتاد (HDL) تُستخدم لتصميم الدوائر الرقمية ومحاكاتها - FPGAs وASICs والشرائح داخل معظم الأجهزة الحديثة. يصف المهندسون سلوك العتاد بـ Verilog، ثم يحاكونه للتحقّق من صحته، وأخيرًا يُجرون له توليفًا حتى البوّابات والـ flip-flops الفعلية. وهو اللغة الأساسية في شركات مثل Intel وAMD وNVIDIA وApple وQualcomm ومعظم شركات FPGA.
هل تعلّم Verilog صعب؟
يبدو Verilog شبيهًا بـ C كثيرًا، لكن النموذج الذهني مختلف كلّيًا - أنت تصف عتادًا يعمل على التوازي، لا برنامجًا يُنفَّذ سطرًا سطرًا. الصياغة سهلة؛ الصعوبة في التفكير بـ wires وregisters وحواف الـ clock بدلًا من المتغيّرات واستدعاءات الدوال. الدورة تُدخل التفكير العتادي تدريجيًا، بدءًا من المنطق التركيبي البسيط وصولًا إلى كتل always المتزامنة مع clock، وآلات الحالة المنتهية، واختبارات testbench الكاملة.
Verilog أم VHDL - أيّهما أتعلّم؟
كلاهما من HDLs الرئيسية ويؤديان الدور نفسه. يهيمن Verilog (وخليفته SystemVerilog) على صناعة أشباه الموصلات في الولايات المتحدة، وعلى الشركات الكبرى للشرائح، وعلى معظم تدفقات التحقق الحديثة. أما VHDL فأكثر شيوعًا في الصناعة الأوروبية وقطاع الفضاء والدفاع. إن لم يكن لديك صاحب عمل محدّد في ذهنك، فإن Verilog هو الخيار الأكثر أمانًا كأول HDL - فصياغته أقرب إلى C، ومنظومة أدواته المجانية وتصاميمه مفتوحة المصدر أكبر.
هل أحتاج إلى معرفة Verilog للعمل على FPGA؟
نعم - Verilog (أو VHDL، وبشكل متزايد SystemVerilog) هو طريقتك لوصف ما تفعله الـ FPGA فعلًا. أدوات الموردين مثل Vivado وQuartus وLattice Radiant تقبل Verilog/SystemVerilog كمدخل. توجد أدوات بصرية وتوليف عالي المستوى (HLS)، لكن أي مشروع جدّي على FPGA يتجاوز مجرّد التجربة ينتهي مكتوبًا أو مقروءًا بـ Verilog.
كم يستغرق تعلّم Verilog؟
أساسيات Verilog -الوحدات والمنافذ وwires وregisters والمعاملات وكتل always البسيطة- تأخذ من أسبوعين إلى ثلاثة من الممارسة اليومية. التعوّد على آلات الحالة وtestbenches ومشاريع هذه الدورة (نصف جامع، مُضاعِف، إشارة مرور كآلة حالة، UART) يحتاج عادةً من شهر إلى شهرين إضافيين. الخطوة التالية - تشغيل تصاميمك على لوحة FPGA حقيقية - منحنى تعلّم مستقل فوق اللغة نفسها.
هل يمكنني تعلّم Verilog أونلاين مجانًا؟
نعم. دورة Verilog التفاعلية مجانية - دروس كاملة وتمارين برمجية وtestbenches محاكاة وشهادة. يجري تجميع Verilog ومحاكاته على الخادم، فلا تحتاج إلى تثبيت Icarus Verilog أو Vivado أو أي toolchain خاص بـ FPGA على جهازك لتبدأ بكتابة HDL حقيقي.
