جديدرحلة
تعلّم Verilog
دورة Verilog أونلاين، مجانية وتفاعلية. تكتب Verilog في كل درس، مع تلميحات بالذكاء الاصطناعي حين لا يتطابق ناتج المحاكاة مع ما توقّعته، وشهادة مجانية عند إكمال الدورة.
3,811+ من الـ codders مسجلون
128 درسًا127 تحديات628 أسئلة الاختبار
- مناسب للمبتدئين
مساعدة برمجية بالذكاء الاصطناعي
دروس تفاعلية عملية
تعليق صوتي في كل درس
اختبارات لقياس معرفتك
شهادة إتمام مجانية
المنهج
قسم 1
الأساسيات
ابدأ القسمابدأتوسيعطيابنِ أساسًا قويًا في التصميم الرقمي من خلال إتقان مهارات Verilog الأساسيةمقدمة
5 درسًا433أنواع البيانات
7 درسًا853نظام الأعداد
6 درسًا646العوامل الجزء 1
5 درسًا535المعاملات - الجزء الثاني
6 درسًا647الوحدات
7 درسًا755التعيين والبوابات
6 درسًا648مشروع الجامع النصفي
مشروع3 درسًا3الكتل الإجرائية
6 درسًا646اتخاذ القرارات
6 درسًا634الحلقات التكرارية
6 درسًا646مشروع المبدّل
مشروع3 درسًا3التوقيت والتأخيرات
6 درسًا645أساسيات Testbench
6 درسًا644متحكّم إشارات المرور
مشروع5 درسًا5التحديات النهائية
3 درسًا3UART
مشروع4 درسًا4قسم 2
تصميم RTL والتحقق منه
ابدأ القسمابدأتوسيعطيأنشئ RTL موثوقًا باستخدام Verilog، مع منطق توافقي متكامل، وحسابات موقعة، ووحدات قابلة لإعادة الاستخدام، وخطوط أنابيب مضبوطة، وسلوك ذاكرة محدد بوضوح. تحقّق من التصاميم باستخدام بيئات اختبار ذاتية التحقق، وتحديات متقدمة، ومشروع Sample Monitorدوائر RTL التوافقية الموثوقة
5 درسًا916الأحجام والحساب الموقّع
5 درسًا916وحدات RTL قابلة لإعادة الاستخدام
5 درسًا916RTL تسلسلي متحكَّم فيه
5 درسًا916الذاكرة وجداول البحث
5 درسًا916بيئات الاختبار ذاتية التحقق
5 درسًا916المشروع - مراقب العينات
مشروع5 درسًا5التحديات النهائية
3 درسًا3
ما الذي تحصل عليه
كل ما ستستخدمه لتتعلّم البرمجة
تعلّم بالممارسة
اكتب أكواداً حقيقية، واستعلم من قواعد البيانات، وأنشئ مواقع ويب، وأتقن أوامر الذكاء الاصطناعي. دروسنا التفاعلية تغطي كل المهارات التي يحتاجها المطورون المعاصرون.
playground.js
محرر الأكواد
1const greeting = "Hello, Coddy!"
2function sayHi(name) {
3 return greeting + " " + name
4}
5
اختبار #1
اختبار #2
اختبار #3
الإدخال
"Alex"
الإخراج
"Hello, Coddy! Alex"
ابنِ سلسلتك
حافظ على الاستمرارية وشاهد تقدمك ينمو! تابع عادة البرمجة اليومية، واحمِ سلسلتك بأيام التجميد، واكسب مكافآت لحضورك كل يوم.
12 أيام متتالية
عُد غداً للحفاظ على سلسلتك!
January 2026
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
21
22
23
24
25
26
27
28
29
30
ضعف أو لا شيء
اليوم 5 من 7
تجميد السلسلة
2 left
برمج في أي مكان
خذ رحلة البرمجة معك أينما ذهبت! لا إعداد، لا تنزيلات - فقط افتح وابدأ البرمجة. متوفر على iOS وAndroid والويب بتقييم 4.9 نجوم.
7
250
5
المتغيرات
متابعة
4.9
التقييم
لست وحدك
تنافس على لوحات المتصدرين العالمية، وادعُ أصدقاءك لكسب المكافآت، واحتفلوا بإنجازات بعضكم. البرمجة أفضل مع الأصدقاء!
دوري المتحدّينأفضل 7 يتقدمون
1
Alex7+ Days
2840
2
Jordan7+ Days
2650
3
Sam7+ Days
2420
4
Casey
2180
5
Morgan7+ Days
1950
منطقة الترقيةكل طريقة للتعلّم
اقرأ، استمع، اختبر نفسك، اسأل الذكاء الاصطناعي، أو ابحث عما درسته من قبل. كل درس يتكيّف معك.
مقدمة للمتغيّرات
صوت
المتغيّر حاوية مسمّاة تخزّن قيمة يمكن الرجوع إليها لاحقًا في برنامجك.
في بايثون، تُنشئ واحدًا بكتابة الاسم ثم علامة يساوي ثم القيمة التي تريد تخزينها.
يمكن أن تتغيّر القيمة بمرور الوقت - إعادة الإسناد ببساطة توجّه الاسم إلى قيمة جديدة.
1xSarah
احصل على شهادتك
احصل على شهادات لكل دورة تكملها. أضفها إلى ملفك على LinkedIn وسيرتك الذاتية لعرض خبرتك البرمجية لأصحاب العمل.
شهادة إتماميُشهد بأنمحمد أحمدقد أتمّ بنجاحأساسيات Python
أساسيات Python
التاريخيناير 2026
أضف إلى LinkedInلماذا تتعلم Verilog مع Coddy
- اكتب Verilog حقيقيًا وحاكِه داخل المتصفح. لا حاجة لتثبيت Icarus أو Vivado أو ModelSim - كل درس يُجمِّع وحدة Verilog ويُشغِّل testbench على الخادم، ويعرض مخرجات المحاكاة وأي أخطاء تجميع فورًا.
- Verilog كما يستخدمه مصمّمو الدوائر الرقمية فعلًا: الوحدات والمنافذ، وwires مقابل registers، والبدائيّات المنطقية (AND/OR/NOT/XOR)، والإسنادات blocking مقابل non-blocking، وكتل always التركيبية والتسلسلية، والمعاملات، وآلات الحالة المنتهية، وtestbenches باستخدام
$displayو$monitorو$dumpvars. أساسيات لغة وصف العتاد التي تحتاجها قبل أن تلمس FPGA. - تلميحات الذكاء الاصطناعي ترشدك عبر أكثر مواضع Verilog إرباكًا - blocking مقابل non-blocking داخل كتل always، ومتى تستخدم
wireومتى تستخدمreg، والأرقام بحجم محدّد وبدون حجم، ومعنى القيمتينxوz- حتى تبني منذ الدرس الأول النموذج الذهني الصحيح للعتاد لا للبرمجيات. - أنشئ مشاريع عتاد حقيقية، لا تمارين فحسب: نصف جامع (half adder)، ومُضاعِفات إرسال 2-إلى-1 و4-إلى-1، ومتحكّم إشارة مرور كآلة حالة (FSM)، ومُرسِل UART. كل مشروع يأتي مع testbench خاص به حتى ترى تصميمك محاكَى من البداية إلى النهاية.
أسئلة شائعة حول تعلّم Verilog
فيمَ يُستخدم Verilog؟
Verilog لغة وصف عتاد (HDL) تُستخدم لتصميم الدوائر الرقمية ومحاكاتها - FPGAs وASICs والشرائح داخل معظم الأجهزة الحديثة. يصف المهندسون سلوك العتاد بـ Verilog، ثم يحاكونه للتحقّق من صحته، وأخيرًا يُجرون له توليفًا حتى البوّابات والـ flip-flops الفعلية. وهو اللغة الأساسية في شركات مثل Intel وAMD وNVIDIA وApple وQualcomm ومعظم شركات FPGA.
هل تعلّم Verilog صعب؟
يبدو Verilog شبيهًا بـ C كثيرًا، لكن النموذج الذهني مختلف كلّيًا - أنت تصف عتادًا يعمل على التوازي، لا برنامجًا يُنفَّذ سطرًا سطرًا. الصياغة سهلة؛ الصعوبة في التفكير بـ wires وregisters وحواف الـ clock بدلًا من المتغيّرات واستدعاءات الدوال. الدورة تُدخل التفكير العتادي تدريجيًا، بدءًا من المنطق التركيبي البسيط وصولًا إلى كتل always المتزامنة مع clock، وآلات الحالة المنتهية، واختبارات testbench الكاملة.
Verilog أم VHDL - أيّهما أتعلّم؟
كلاهما من HDLs الرئيسية ويؤديان الدور نفسه. يهيمن Verilog (وخليفته SystemVerilog) على صناعة أشباه الموصلات في الولايات المتحدة، وعلى الشركات الكبرى للشرائح، وعلى معظم تدفقات التحقق الحديثة. أما VHDL فأكثر شيوعًا في الصناعة الأوروبية وقطاع الفضاء والدفاع. إن لم يكن لديك صاحب عمل محدّد في ذهنك، فإن Verilog هو الخيار الأكثر أمانًا كأول HDL - فصياغته أقرب إلى C، ومنظومة أدواته المجانية وتصاميمه مفتوحة المصدر أكبر.
هل أحتاج إلى معرفة Verilog للعمل على FPGA؟
نعم - Verilog (أو VHDL، وبشكل متزايد SystemVerilog) هو طريقتك لوصف ما تفعله الـ FPGA فعلًا. أدوات الموردين مثل Vivado وQuartus وLattice Radiant تقبل Verilog/SystemVerilog كمدخل. توجد أدوات بصرية وتوليف عالي المستوى (HLS)، لكن أي مشروع جدّي على FPGA يتجاوز مجرّد التجربة ينتهي مكتوبًا أو مقروءًا بـ Verilog.
كم يستغرق تعلّم Verilog؟
أساسيات Verilog -الوحدات والمنافذ وwires وregisters والمعاملات وكتل always البسيطة- تأخذ من أسبوعين إلى ثلاثة من الممارسة اليومية. التعوّد على آلات الحالة وtestbenches ومشاريع هذه الدورة (نصف جامع، مُضاعِف، إشارة مرور كآلة حالة، UART) يحتاج عادةً من شهر إلى شهرين إضافيين. الخطوة التالية - تشغيل تصاميمك على لوحة FPGA حقيقية - منحنى تعلّم مستقل فوق اللغة نفسها.
هل يمكنني تعلّم Verilog أونلاين مجانًا؟
نعم. دورة Verilog التفاعلية مجانية - دروس كاملة وتمارين برمجية وtestbenches محاكاة وشهادة. يجري تجميع Verilog ومحاكاته على الخادم، فلا تحتاج إلى تثبيت Icarus Verilog أو Vivado أو أي toolchain خاص بـ FPGA على جهازك لتبدأ بكتابة HDL حقيقي.
هل أحصل على شهادة بعد دورة Verilog؟
نعم. إكمال دورة Verilog يمنحك شهادة إتمام مجانية. إشارة قابلة للتحقّق يمكنك إضافتها إلى سيرتك الذاتية أو مشاركتها على LinkedIn إلى جانب مشاريع FPGA وتصاميم RTL وtestbenches التي بنيتها.
