مراجعة - عداد الأحداث
جزء من قسم تصميم RTL والتحقق منه في رحلة Verilog على Coddy. الدرس 20 من 38.
التحدي
متوسطاحسب الانتقالات الصاعدة المُعاينة للإشارة المتزامنة sig في عدّاد من 4 بت. ثبّت القيمة عند 15. تؤدي الإشارة المتزامنة rst إلى مسح العدّاد والمستوى السابق. تُحتسب الإشارة sig المرتفعة مباشرةً بعد إعادة الضبط كحدث صاعد. أعمدة الإخراج: count. تكون جميع عناصر التحكم والبيانات مستقرة قبل كل حافة صاعدة للساعة؛ وتُرصد النتائج بعدها.
أكمل design.v وحافظ على أسماء الوحدات ومنافذها. يوفّر testbench.v المقفل تغييرات الإدخال ويطبع المخرجات بعد استقرارها. ويختار سيناريو باستخدام وسيط للمحاكي مثل +CASE=1؛ ولا يلزم إدخال قياسي. لا تُضف طباعة أو تأخيرات أو إنهاءً للمحاكاة إلى التصميم. الناتج المتوقع هو صف واحد من القيم العشرية لكل ملاحظة، مفصولة بمسافة واحدة ومنتهية بحرف سطر جديد.
جرّب بنفسك
module dut (input clk, input rst, input sig, output reg [3:0] count);
// استبدل هذا العنصر النائب بتصميمك.
initial count = 0;
endmoduleجميع دروس تصميم RTL والتحقق منه
1دوائر RTL التوافقية الموثوقة
القيم الافتراضية تمنع المزالجمشفّرات الأولويةالتحقق من One-Hotفك ترميز Case الآمنمراجعة - موجّه الطلبات4RTL تسلسلي متحكَّم فيه
أولوية إعادة الضبط والتمكينالعدادات التشبُّعيةتسلسل البيانات والإشارة الصالحةاكتشاف الحواف المُعايَنةمراجعة - عداد الأحداث7المشروع - مراقب العينات
تجميع العيناتقبول العينات المفعّلة
مسح النافذة الحاليةعدّ العينات المقبولةإطلاق إنذار العتبة2الأحجام والحساب الموقّع
الحفاظ على بتّات الحملالمقارنات الموقّعةالإزاحات الحسابية إلى اليمينالتجاوز والتشبّعمراجعة - الفرق الموقّع3وحدات RTL قابلة لإعادة الاستخدام
دوال توافقيةمعلمات آمنة العرضحلقات التوليدالتوليد الشرطيمراجعة - قناع بتات قابل لإعادة الاستخدامتدرّب بنفسك: مترجم Verilog عبر الإنترنت