مراجعة - تدقيق الجامع

جزء من قسم تصميم RTL والتحقق منه في رحلة Verilog على Coddy. الدرس 30 من 38.

التحدي

متوسط

نفّذ تدقيقًا لجامع غير موقّع ذي أربعة بتات. اجمع قيمتي checked وerrors كما في درس لوحة النتائج، وحافظ على بتات التغطية: البت 0 يحدّد أن a=b=0، والبت 1 يحدّد أن a=b=15، والبت 2 يحدّد كل زوج آخر من المدخلات. قارن actual بالمجموع الكامل ذي خمسة بتات باستخدام عدم المساواة رباعية الحالات. يهيّئ المستدعي جميع العدادات والأعلام. تحتوي هذه الوحدة على task مخصّصة للمحاكاة فقط، ويستدعيها بنك الاختبار المقفَل. أعمدة الإخراج: checked وerrors وseen.

أكمل design.v وحافظ على أسماء وحدته ومنافذه. يوفّر testbench.v المقفَل تغييرات الإدخال ويطبع المخرجات بعد استقرارها. ويختار سيناريو باستخدام وسيط محاكٍ مثل +CASE=1؛ ولا يلزم إدخال قياسي. أبقِ الطباعة والتحكم في السيناريو داخل بنك الاختبار المقفَل؛ ونفّذ جسم task فقط. يجب أن يكون الإخراج المتوقع صفًا واحدًا من القيم العشرية لكل ملاحظة، تفصل بينها مسافة واحدة وينتهي بسطر جديد.

جرّب بنفسك

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // أكمل مهمة المدقق.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule