Ôn tập: kiểm tra bộ cộng

Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 30 trên 38.

Thử thách

Trung bình

Triển khai việc kiểm tra cho bộ cộng không dấu bốn bit. Cộng dồn checked và errors như trong bài học về scoreboard, đồng thời giữ nguyên các bit theo dõi độ bao phủ: bit 0 đánh dấu a=b=0, bit 1 đánh dấu a=b=15, còn bit 2 đánh dấu mọi cặp đầu vào khác. So sánh actual với tổng đầy đủ năm bit bằng phép bất đẳng thức bốn trạng thái. Bên gọi khởi tạo tất cả bộ đếm và cờ. Mô-đun này chứa một task chỉ dùng khi mô phỏng, được testbench đã khóa gọi.

Hoàn thiện design.v và giữ nguyên tên mô-đun cùng các cổng. testbench.v đã khóa sẽ cung cấp các thay đổi đầu vào và in các đầu ra sau khi chúng ổn định. Nó chọn một kịch bản bằng đối số của trình mô phỏng, chẳng hạn như +CASE=1; không cần đầu vào tiêu chuẩn. Giữ phần in và điều khiển kịch bản trong testbench đã khóa; chỉ triển khai phần thân của task. Đầu ra mong đợi là một hàng giá trị thập phân cho mỗi lần quan sát, cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.

Tự làm thử

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // Hoàn thiện tác vụ kiểm tra.
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule