Tham số an toàn về độ rộng

Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 12 trên 38.

Phần cơ bản đã giới thiệu độ rộng có thể cấu hình. RTL có thể tái sử dụng cũng cần xử lý độ rộng hợp lệ nhỏ nhất, xác định kích thước cho các biểu thức trung gian một cách có chủ đích và tránh cố định vị trí bit. Phép nhân bản {WIDTH{1'b1}} tạo mặt nạ có độ rộng tương ứng. Tham số là hằng số khi khai triển, không phải điều khiển lúc chạy.

Đoạn trích liên quan; các khai báo và kết nối xung quanh được cung cấp trong thử thách.

wire [WIDTH:0] sum;
assign sum = {1'b0,a} + {1'b0,b};
assign y = sum[WIDTH] ? {WIDTH{1'b1}} : sum[WIDTH-1:0];

Cả vị trí bit nhớ và giá trị bão hòa đều thay đổi theo độ rộng đã cấu hình.

Kiểm tra chiều rộng hợp lệ nhỏ nhất và tính mọi lát cắt cùng hằng số phụ thuộc vào chiều rộng từ các tham số.

Thử thách

Trung bình

Hãy tạo một bộ tăng (incrementer) WIDTH bit, trả về WIDTH bit thấp của a+1. Đầu vào b không được sử dụng. Cùng một module phải hoạt động với WIDTH=1 cũng như các độ rộng lớn hơn. WIDTH là số dương. Testbench bị khóa khởi tạo các giá trị WIDTH là 1, 4 và 8, đồng thời dùng các bit thấp của a và b cho những instance có độ rộng nhỏ hơn. Các cột đầu ra lần lượt là y1, y4 và y8 ở dạng thập phân.

Hoàn thiện design.v và giữ nguyên tên module cùng các cổng của module. testbench.v bị khóa cung cấp các thay đổi đầu vào và in ra đầu ra sau khi chúng ổn định. Testbench chọn một kịch bản bằng một đối số của trình mô phỏng, chẳng hạn như +CASE=1; không cần đầu vào tiêu chuẩn. Không thêm lệnh in, độ trễ hoặc lệnh kết thúc mô phỏng vào thiết kế. Đầu ra mong đợi gồm một hàng giá trị thập phân cho mỗi lần quan sát, các giá trị cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.

Tự làm thử

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // Triển khai mạch có tham số.
    assign y = 0;
endmodule

Tự kiểm tra

Bài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.

Tất cả bài học trong Thiết kế và xác minh RTL

1RTL tổ hợp đáng tin cậy

Giá trị mặc định ngăn chốt Bộ mã hóa ưu tiên Kiểm tra one-hot Giải mã case an toàn Ôn tập: Bộ định tuyến yêu cầu

4RTL tuần tự có điều khiển

Ưu tiên reset và enable Bộ đếm bão hòa Pipeline dữ liệu và valid Phát hiện cạnh tín hiệu đã lấy mẫu Ôn tập: bộ đếm sự kiện

7Dự án: Bộ theo dõi mẫu

Tích lũy mẫu Chấp nhận mẫu đã bật

Xóa cửa sổ hiện tại

Đếm mẫu được chấp nhận

Kích hoạt cảnh báo ngưỡng

2Độ rộng bit và số học có dấu

Bảo toàn các bit nhớ Phép so sánh có dấu Dịch phải số học Tràn số và bão hòa Ôn tập: hiệu có dấu

5Bộ nhớ và bảng tra cứu

Bảng ROM tổ hợp Lưu trữ bằng mảng thanh ghi Cổng đọc có thanh ghi Chuyển tiếp dữ liệu khi đọc và ghi Ôn tập: Ngân hàng có hai cổng đọc

8Thử thách cuối cùng

Thử thách: Quy trình tính tính chẵn lẻ Thử thách: Sự kiện theo mẫu Thử thách: Tổng có giới hạn

3RTL có thể tái sử dụng

Hàm tổ hợpTham số an toàn về độ rộngVòng lặp generate Generate có điều kiện Ôn tập: mặt nạ bit có thể tái sử dụng

6Testbench tự kiểm tra

Kiểm tra bốn trạng thái Tác vụ kiểm tra có thể tái sử dụng Mô hình tham chiếu và điểm số Độ bao phủ biên và điều khiển Ôn tập: kiểm tra bộ cộng

Tự luyện tập: Trình biên dịch Verilog online