Ôn tập: mặt nạ bit có thể tái sử dụng
Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 15 trên 38.
Thử thách
Trung bìnhXây dựng mạch xóa bit có độ rộng WIDTH bit bằng vòng lặp generate có tên: mỗi bit đầu ra bằng bit a tương ứng AND với giá trị đảo của b tại vị trí đó. b là mặt nạ xóa. WIDTH là số dương. Testbench bị khóa tạo các thực thể với giá trị WIDTH là 1, 4 và 8, dùng các bit thấp của a và b cho những thực thể hẹp hơn. Các cột đầu ra là y1, y4 và y8 ở dạng thập phân.
Hoàn thiện design.v và giữ nguyên tên mô-đun cùng các cổng. testbench.v bị khóa cung cấp các thay đổi đầu vào và in đầu ra sau khi chúng ổn định. Testbench chọn một kịch bản bằng đối số của trình mô phỏng như +CASE=1; không cần đầu vào tiêu chuẩn. Không thêm lệnh in, độ trễ hoặc lệnh kết thúc mô phỏng vào thiết kế. Đầu ra mong đợi gồm một hàng giá trị thập phân cho mỗi lần quan sát, cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.
Tự làm thử
module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
// Triển khai mạch có tham số.
assign y = 0;
endmoduleTất cả bài học trong Thiết kế và xác minh RTL
1RTL tổ hợp đáng tin cậy
Giá trị mặc định ngăn chốtBộ mã hóa ưu tiênKiểm tra one-hotGiải mã case an toànÔn tập: Bộ định tuyến yêu cầu
2Độ rộng bit và số học có dấu
Bảo toàn các bit nhớPhép so sánh có dấuDịch phải số họcTràn số và bão hòaÔn tập: hiệu có dấu3RTL có thể tái sử dụng
Hàm tổ hợpTham số an toàn về độ rộngVòng lặp generateGenerate có điều kiệnÔn tập: mặt nạ bit có thể tái sử dụngTự luyện tập: Trình biên dịch Verilog online