Ôn tập: bộ đếm sự kiện

Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 20 trên 38.

Thử thách

Trung bình

Đếm các cạnh lên được lấy mẫu của tín hiệu đồng bộ sig trong bộ đếm 4 bit. Bão hòa ở giá trị 15. Tín hiệu đồng bộ rst xóa bộ đếm và mức trước đó. Tín hiệu sig ở mức cao ngay sau khi đặt lại được tính là một sự kiện cạnh lên. Các cột đầu ra: count. Tất cả tín hiệu điều khiển và dữ liệu đều ổn định trước mỗi cạnh lên của xung nhịp; kết quả được quan sát sau đó.

Hoàn thiện design.v và giữ nguyên tên module cùng các cổng của nó. testbench.v bị khóa sẽ cung cấp các thay đổi đầu vào và in ra đầu ra sau khi chúng ổn định. Tệp này chọn một kịch bản bằng đối số của trình mô phỏng, chẳng hạn như +CASE=1; không cần đầu vào tiêu chuẩn. Không thêm lệnh in, độ trễ hoặc lệnh kết thúc mô phỏng vào thiết kế. Đầu ra mong đợi gồm một hàng các giá trị thập phân cho mỗi lần quan sát, cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.

Tự làm thử

module dut (input clk, input rst, input sig, output reg [3:0] count);
    // Thay phần giữ chỗ này bằng thiết kế của bạn.
    initial count = 0;
endmodule