Ôn tập: Bộ định tuyến yêu cầu

Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 5 trên 38.

Thử thách

Trung bình

Chỉ chấp nhận yêu cầu 4 bit khi có đúng một bit được đặt. Khi hợp lệ, hãy xuất chỉ số bit được chọn trong code và đặt valid. Với yêu cầu ở trạng thái chờ hoặc có nhiều bit được đặt, cả code và valid đều bằng không. Các cột đầu ra: code, valid. Tất cả giá trị kích thích đều là giá trị nhị phân đã biết.

Hoàn thành design.v và giữ nguyên tên module cùng các cổng. testbench.v đã khóa cung cấp các thay đổi đầu vào và in đầu ra sau khi chúng ổn định. Tệp này chọn một kịch bản bằng đối số của trình mô phỏng, chẳng hạn như +CASE=1; không cần đầu vào tiêu chuẩn. Không thêm lệnh in, độ trễ hoặc lệnh kết thúc mô phỏng vào phần thiết kế. Đầu ra dự kiến gồm một hàng giá trị thập phân cho mỗi lần quan sát, các giá trị cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.

Tự làm thử

module dut (input [3:0] req, output reg [1:0] code, output reg valid);
    // Thay phần giữ chỗ này bằng thiết kế của bạn.
    initial code = 0;
    initial valid = 0;
endmodule