Bộ đếm bão hòa

Thuộc phần Thiết kế và xác minh RTL trong hành trình Verilog của Coddy. Bài học 17 trên 38.

Phần cơ bản dùng bộ đếm quay vòng. Bộ đếm bão hòa sẽ dừng ở một giới hạn, phù hợp khi cần đếm trong phạm vi hữu hạn. Thêm điều kiện bảo vệ tường minh vào phép cập nhật số học, đồng thời giữ cho hoạt động của enable và reset độc lập với giới hạn.

Đoạn trích liên quan; các khai báo và kết nối xung quanh được cung cấp trong thử thách.

always @(posedge clk) begin
    if(rst) count <= 0;
    else if(en && count != 15) count <= count + 1;
end

Giá trị tối đa được giữ lại thay vì quay về 0.

Cập nhật tường minh giới hạn của bộ đếm khi bộ đếm phải dừng ở giới hạn thay vì quay vòng.

Thử thách

Trung bình

Tạo bộ đếm bão hòa 4 bit q. Tín hiệu đồng bộ rst sẽ xóa bộ đếm. Các cạnh xung nhịp khi được cho phép sẽ tăng giá trị cho đến 15, sau đó giữ nguyên ở 15; các cạnh khi bị vô hiệu hóa cũng giữ nguyên giá trị. Tín hiệu đặt lại được ưu tiên. Cột đầu ra: q. Tất cả tín hiệu điều khiển và dữ liệu đều ổn định trước mỗi cạnh lên của xung nhịp; kết quả được đọc sau đó.

Hoàn thiện design.v và giữ nguyên tên mô-đun cùng các cổng. testbench.v bị khóa sẽ cung cấp các thay đổi đầu vào và in ra đầu ra sau khi chúng ổn định. Tệp này chọn một kịch bản bằng đối số của trình mô phỏng, chẳng hạn như +CASE=1; không cần đầu vào tiêu chuẩn. Đừng thêm lệnh in, độ trễ hoặc lệnh kết thúc mô phỏng vào thiết kế. Đầu ra mong đợi gồm một hàng các giá trị thập phân cho mỗi lần quan sát, cách nhau bằng một dấu cách và kết thúc bằng ký tự xuống dòng.

Tự làm thử

module dut (input clk, input rst, input en, output reg [3:0] q);
    // Thay phần giữ chỗ này bằng thiết kế của bạn.
    initial q = 0;
endmodule

Tự kiểm tra

Bài học này có một bài trắc nghiệm ngắn. Bắt đầu bài học để trả lời và theo dõi tiến độ.

Tất cả bài học trong Thiết kế và xác minh RTL

1RTL tổ hợp đáng tin cậy

Giá trị mặc định ngăn chốt Bộ mã hóa ưu tiên Kiểm tra one-hot Giải mã case an toàn Ôn tập: Bộ định tuyến yêu cầu

4RTL tuần tự có điều khiển

Ưu tiên reset và enableBộ đếm bão hòaPipeline dữ liệu và valid Phát hiện cạnh tín hiệu đã lấy mẫu Ôn tập: bộ đếm sự kiện

7Dự án: Bộ theo dõi mẫu

Tích lũy mẫu Chấp nhận mẫu đã bật

Xóa cửa sổ hiện tại

Đếm mẫu được chấp nhận

Kích hoạt cảnh báo ngưỡng

2Độ rộng bit và số học có dấu

Bảo toàn các bit nhớ Phép so sánh có dấu Dịch phải số học Tràn số và bão hòa Ôn tập: hiệu có dấu

5Bộ nhớ và bảng tra cứu

Bảng ROM tổ hợp Lưu trữ bằng mảng thanh ghi Cổng đọc có thanh ghi Chuyển tiếp dữ liệu khi đọc và ghi Ôn tập: Ngân hàng có hai cổng đọc

8Thử thách cuối cùng

Thử thách: Quy trình tính tính chẵn lẻ Thử thách: Sự kiện theo mẫu Thử thách: Tổng có giới hạn

3RTL có thể tái sử dụng

Hàm tổ hợp Tham số an toàn về độ rộng Vòng lặp generate Generate có điều kiện Ôn tập: mặt nạ bit có thể tái sử dụng

6Testbench tự kiểm tra

Kiểm tra bốn trạng thái Tác vụ kiểm tra có thể tái sử dụng Mô hình tham chiếu và điểm số Độ bao phủ biên và điều khiển Ôn tập: kiểm tra bộ cộng

Tự luyện tập: Trình biên dịch Verilog online