Очистка текущего окна

Часть раздела Проектирование и верификация RTL путешествия по Verilog на Coddy. Урок 33 из 38.

Задание

Сложно

Создайте один Sample Monitor за пять шагов. Добавьте синхронный сброс clear с приоритетом после rst и перед en. clear сбрасывает total, не принимая данные на этом такте, даже когда en=1. Сохраните поведение сброса и разрешения. Сохраните всё из предыдущих шагов, включая его тестбенч и прежнее поведение вывода. Все входные значения известны. Сценарии содержат не более 40 тактов, поэтому total помещается в 16 бит. Фиксированный тестбенч выводит total для сценариев 1–9, total и count для сценариев 10–12, а также total, count и alarm для сценариев 13–15. Оцениваются только сценарии, включённые для этого шага.

Завершите design.v и сохраните имена его модулей и портов. Заблокированный testbench.v подаёт изменения входных данных и выводит результаты после их установления. Он выбирает сценарий с помощью аргумента симулятора, например +CASE=1; стандартный ввод не требуется. Не добавляйте в дизайн вывод, задержки или завершение симуляции. Ожидаемый вывод — одна строка десятичных значений для каждого наблюдения, разделённых одним пробелом и заканчивающихся символом новой строки.

Попробуйте сами

module dut(input clk,rst,en,clear, input [7:0] data, input [15:0] limit, output reg [15:0] total, output reg [3:0] count, output alarm);
    always @(posedge clk)begin
        if(rst)total<=0;else if(en)total<=total+data;
        count<=0;
    end
    assign alarm=0;
endmodule