Повторение — знаковая разность
Часть раздела Проектирование и верификация RTL путешествия по Verilog на Coddy. Урок 10 из 38.
Задание
СреднеВычисляйте signed 8-битное a минус b с насыщением от -128 до 127. Возвращайте насыщенное значение y и clipped=1, когда точная разность находится за пределами этого диапазона. Столбцы вывода: y, clipped. Все значения стимулов являются известными двоичными значениями.
Завершите design.v, сохранив имена его модулей и портов. Зафиксированный testbench.v задаёт изменения входных данных и выводит результаты после их стабилизации. Он выбирает сценарий с помощью аргумента симулятора, например +CASE=1; стандартный ввод не требуется. Не добавляйте в design вывод, задержки или завершение симуляции. Ожидаемый вывод — одна строка десятичных значений для каждого наблюдения, разделённых одним пробелом и заканчивающихся переводом строки.
Попробуйте сами
module dut (input signed [7:0] a, input signed [7:0] b, output reg signed [7:0] y, output reg clipped);
// Замените этот заполнитель на ваш дизайн.
initial y = 0;
initial clipped = 0;
endmoduleВсе уроки раздела Проектирование и верификация RTL
1Надёжная комбинационная RTL-логика
Значения по умолчанию предотвращают защёлкиПриоритетные кодировщикиПроверка One-HotБезопасное декодирование caseПовторение — маршрутизатор запросов4Управляемая последовательная RTL-логика
Приоритет сброса и разрешенияСчётчики с насыщениемКонвейеризация данных и validОбнаружение дискретизированных фронтовПовторение — счётчик событий
2Разрядности и знаковая арифметика
Сохранение битов переносаСравнения знаковых чиселАрифметические сдвиги вправоПереполнение и насыщениеПовторение — знаковая разностьПотренируйтесь самостоятельно: Онлайн-компилятор Verilog