Verilog 按位运算符与缩减运算符

同一个符号的两种角色

&、|、^ 以及它们的取反形式会以两种不同的形式出现：

• 二元形式（两个操作数）：a & b，在等宽向量之间进行按位运算。
• 一元形式（一个操作数）：&a，把 a 的所有位缩减成单个位。

编译器通过操作数的个数区分它们。习惯上，二元形式叫“按位运算符”，一元形式叫“缩减运算符”。

按位运算：一次一位

module bitwise;
    wire [7:0] a = 8'b1100_1010;
    wire [7:0] b = 8'b0101_1100;

    initial begin
        $display("a    = %b", a);
        $display("b    = %b", b);
        $display("a & b = %b", a & b);   // bitwise AND
        $display("a | b = %b", a | b);   // bitwise OR
        $display("a ^ b = %b", a ^ b);   // bitwise XOR
        $display("~a    = %b", ~a);      // bitwise NOT (one operand)
        $display("a ~^ b = %b", a ~^ b); // bitwise XNOR
        $finish;
    end
endmodule

完整的一组：

注意 ~&、~|、~^ 的写法是波浪号在前、运算符在后。它们是一个整体的记号，中间没有空格。

两个操作数宽度不同时，较窄的那个会在左边补零扩展到相同宽度。如果你需要符号扩展，要用 $signed() 显式地使用有符号操作数。

缩减运算：从多位到一位

同样这些运算符的一元形式会把向量压缩成单个位：

module reduction;
    wire [7:0] data1 = 8'b1111_1111;
    wire [7:0] data2 = 8'b0000_0001;
    wire [7:0] data3 = 8'b0101_0101;
    wire [7:0] data4 = 8'b0000_0000;

    initial begin
        $display("data = %b   &data  |data  ^data  $isunknown", data1);
        $display("       %b      %b     %b     %b", data1, &data1, |data1, ^data1);
        $display("       %b      %b     %b     %b", data2, &data2, |data2, ^data2);
        $display("       %b      %b     %b     %b", data3, &data3, |data3, ^data3);
        $display("       %b      %b     %b     %b", data4, &data4, |data4, ^data4);
        $finish;
    end
endmodule

各自的含义：

• 如果 data 的所有位都是 1，&data 返回 1，否则返回 0。适合检查“是否全为 1”。
• 如果 data 的任意一位是 1，|data 返回 1，否则返回 0。适合检查“是否非零”。
• ^data 返回奇偶校验位，即所有位的异或。1 的个数为奇数时是 1，为偶数时是 0。
• ~&data、~|data、~^data 是上面这些的取反。

在实际代码中到处都能看到它们：

wire empty       = ~|fifo_count;       // empty iff count is zero
wire all_ones    = &mask;              // all bits set
wire parity_bit  = ^data;              // parity of a byte
wire any_request = |request_vector;    // is anything requested?

缩减形式简洁，综合出的门电路结构也一目了然：& 缩减成一个多输入与门，| 缩减成一个多输入或门，^ 缩减成一棵异或树（它在硬件中也就是奇偶校验生成器）。

常见用法

置位和清零

wire [7:0] data;
wire [7:0] mask = 8'b0000_1000;

wire [7:0] set     = data | mask;     // forces bit 3 to 1
wire [7:0] cleared = data & ~mask;    // forces bit 3 to 0
wire [7:0] toggled = data ^ mask;     // flips bit 3
wire [7:0] tested  = data & mask;     // zero if bit 3 was 0, non-zero otherwise

这些和你在 C 语言中使用的位操作惯用法完全一样，综合出来都是单个门的运算。

检查值是否全为 1

wire is_max = &counter;       // 1 if every bit of counter is 1

只用一个门的缩减与，等价于写 counter == 8'hFF（这样写也可以，综合工具通常会生成相同的硬件）。

生成奇偶校验位

module parity_demo;
    reg  [7:0] data;
    wire       parity = ^data;          // even parity bit
    wire       odd_parity = ~^data;     // odd parity bit

    initial begin
        for (integer i = 0; i < 8; i = i + 1) begin
            data = 8'd1 << i;
            #1 $display("data=%b parity=%b odd=%b", data, parity, odd_parity);
        end
        $finish;
    end
endmodule

检测是否有信号有效

wire any_pending = |request_vector;

如果 request_vector 很宽（比如有 64 个请求方），缩减或会把它压缩成一个信号，你可以把它送进优先级编码器或仲裁器。

移位运算符

既然讲到了位级运算符，顺便看看移位：

• a << N 把 a 左移 N 位，右边补零。
• a >> N 把 a 右移 N 位，左边补零。
• a <<< N 算术左移（对无符号数与 << 相同）。
• a >>> N 算术右移：当 a 是有符号数时，左边用符号位填充。

module shifts;
    initial begin
        $display("8'b0011_1100 << 2 = %b", 8'b0011_1100 << 2);
        $display("8'b0011_1100 >> 2 = %b", 8'b0011_1100 >> 2);

        // Arithmetic right shift on signed value preserves sign:
        $display("8'sb1100_0000 >>> 2 = %b", $signed(8'sb1100_0000) >>> 2);
        $finish;
    end
endmodule

按常数移位在硬件中没有任何开销（只是重新连线）。按运行时变量移位会生成桶形移位器，面积更大，但仍然不贵。

接下来

到这里，你已经见过所有返回单个值的运算符。下一篇文档拼接与复制讲解 {} 和 {N{...}} 语法，它们用小块拼出更宽的向量。在不同宽度的模块之间做接口时，你会经常用到它们。