你的第一个 Verilog 模块：手把手教程

模块是 Verilog 的基本单元

Verilog 中的一切都放在 module 里。一个模块封装一块电路：它声明哪些信号输入、哪些信号输出，以及它们之间有哪些导线、寄存器和逻辑。你见过的每一块芯片，都是一棵由模块层层实例化其他模块构成的树，一直到最底层厂商提供的门级原语。

模块的结构总是一样的：

module name(port_list);
    // declarations: wire, reg, parameter
    // body: assigns, instantiations, always blocks
endmodule

我们会分几个阶段，逐步搭建出一个完整的模块。

最小的有用模块：二输入与门

我们需要一个简单、自成一体的例子。二输入与门再合适不过：两个输入，一个输出，一行逻辑。

module and_gate(
    input  wire a,
    input  wire b,
    output wire y
);
    assign y = a & b;
endmodule

module test;
    reg  a, b;
    wire y;

    and_gate dut(.a(a), .b(b), .y(y));

    initial begin
        a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        $finish;
    end
endmodule

点击“运行”。你应该会看到与门真值表的四行。下面我们逐一分析每个部分。

读懂模块声明

module and_gate(
    input  wire a,
    input  wire b,
    output wire y
);

• module and_gate 声明一个名为 and_gate 的模块。其他模块通过这个名字来实例化它。
• 括号里的列表是端口列表：从外部能看到的信号。
• input wire a：a 是输入端口，类型是 wire（由外部驱动）。
• output wire y：y 是输出端口，由模块内部的某个东西驱动。

如果想写得简洁一些，可以用 input a 代替 input wire a：只写方向时，默认类型就是 wire。不过写清楚是一个值得养成的习惯。模块端口介绍了端口的所有写法。

模块体

assign y = a & b;

这是一个连续赋值。它的意思是：“只要 a 或 b 变化，就把 y 重新计算为两者按位相与的结果。”这里没有时钟，也没有时序，这个关系始终成立。这就是纯粹的组合逻辑。

endmodule 结束这个块，模块就写完了。

testbench

and_gate 不能单独运行。你需要第二个模块来驱动它的输入、观察它的输出。这就是 testbench，按照惯例我们把它命名为 test、tb 或 <design>_tb。

module test;
    reg  a, b;
    wire y;

    and_gate dut(.a(a), .b(b), .y(y));
    ...
endmodule

有三点值得注意：

• 没有端口列表。 testbench 是仿真的顶层，外面没有任何东西。
• reg a, b 和 wire y。 被测设计（DUT）的输入在 testbench 中是 reg，因为我们是在过程块中驱动它们。输出是 wire，因为由 DUT 驱动它。
• and_gate dut(.a(a), .b(b), .y(y))。 这就是实例化。我们复制出一个 and_gate，并把它命名为 dut（一个常用的名字，意思是“被测设计”）。.a(a) 的意思是“把实例上名为 a 的端口连接到本地名为 a 的信号”。模块实例化会深入讲解。

激励

initial begin
    a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
    a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
    $finish;
end

initial 块在仿真开始时运行一次。在它内部：

• a = 0; b = 0; 驱动输入。这些是阻塞赋值：顺序很重要，每一条都在下一条之前完成。
• #1 让仿真时间前进 1 个单位。需要它是为了让 y 在输入变化后有时间稳定下来。没有 #1，$display 会打印 y 的旧值。
• $display(...) 向仿真控制台打印内容。格式字符串的用法和 C 的 printf 类似：%b 是二进制，%d 是十进制，%h 是十六进制，%t 是仿真时间。
• $finish 结束仿真。没有它，仿真器会一直推进时间，等待一个永远不会到来的事件。

试着改一改

把模块改成或门（把 & 改成 |），然后重新运行。真值表就变了。再试试异或门：

module xor_gate(
    input  wire a,
    input  wire b,
    output wire y
);
    assign y = a ^ b;
endmodule

module test;
    reg  a, b;
    wire y;

    xor_gate dut(.a(a), .b(b), .y(y));

    initial begin
        a = 0; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 0; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 0; #1 $display("a=%b b=%b y=%b", a, b, y);
        a = 1; b = 1; #1 $display("a=%b b=%b y=%b", a, b, y);
        $finish;
    end
endmodule

骨架相同，只是运算符不同。组合逻辑的全部玩法就是这样：声明端口，写 assign，遍历输入，观察输出。

有两个输出的模块

模块可以有不止一个输出。下面是一个半加器：两个输入，输出和与进位：

module half_adder(
    input  wire a,
    input  wire b,
    output wire sum,
    output wire carry
);
    assign sum   = a ^ b;
    assign carry = a & b;
endmodule

module test;
    reg  a, b;
    wire sum, carry;

    half_adder dut(.a(a), .b(b), .sum(sum), .carry(carry));

    initial begin
        a = 0; b = 0; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 0; b = 1; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 1; b = 0; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        a = 1; b = 1; #1 $display("%b + %b = %b%b", a, b, carry, sum);
        $finish;
    end
endmodule

两条 assign 语句写在一起，却是并行发生的：并不存在“先算和，再算进位”。两者始终同时成立。这就是我们在硬件与软件中讲过的并发性的具体体现。

你现在学会了什么

你已经看到了 Verilog 文件的完整骨架：一个声明了端口和模块体的设计模块，加上一个 testbench 模块，它实例化设计、在 initial 块中驱动输入并报告结果。你今后读到的几乎每一个 Verilog 源文件都符合这个模板。语言的其余部分，不过是往里面填充更丰富的逻辑、多位信号、时钟驱动的行为和更大的 testbench。

下一篇：注释和代码风格，让你的模块在不断变大时依然易读。