Verilog 数字字面量：二进制、十六进制、十进制与定宽常量

定宽字面量的构成

一个 Verilog 字面量最多由三部分组成：

8'b1010_1100
│  │ │
│  │ └─ digits in the chosen base
│  └─── base specifier: b (binary), h (hex), d (decimal), o (octal)
└────── width in bits (decimal)

从左往右读：“一个 8 位的值，用二进制书写，数字为 10101100”。它在十进制中是 172，十六进制中是 0xAC，无论怎么写，位都是一样的（用 进制转换器 可以并排看到这三种表示）。宽度告诉编译器要分配多少位；进制告诉它如何解读这些数字。

下划线是视觉上的分隔符。32'b1010_1100_0011_0101 和 32'b1010110000110101 是一样的。多用它们。

四种进制

module bases;
    initial begin
        $display("binary  4'b1010 = %0d", 4'b1010);   // 10
        $display("hex     8'hFF   = %0d", 8'hFF);     // 255
        $display("decimal 16'd100 = %0d", 16'd100);   // 100
        $display("octal   6'o77   = %0d", 6'o77);     // 63
        $finish;
    end
endmodule

超过 4 位的值，十六进制（h）是标准写法。想直接看位模式时，用二进制（b）。表示对人有意义的数量时，用十进制（d）。八进制（o）虽然存在，但你几乎不会见到。

十六进制数字不区分大小写：8'hAB 和 8'hab 完全相同。

值放不下时会怎样？

如果数字没有填满声明的宽度，Verilog 会在左侧补零：

8'b101       // equivalent to 8'b00000101  (= 5)
8'hF         // equivalent to 8'h0F        (= 15)

如果数字超出了声明的宽度，Verilog 会截掉高位并给出警告：

4'hFF        // truncates to 4'hF, simulator warns
4'b10000     // truncates to 4'b0000

这个警告是在帮你。不要屏蔽它。

定宽与不定宽

没有宽度的字面量：

'd10    // unsized, takes default size (≥32 bits)
10      // also unsized - no base means decimal

在大多数工具中，不定宽字面量默认为 32 位。这是一整类 bug 的根源：

reg [7:0] count;
if (count == -1) ...      // -1 is unsized 32-bit; comparison gets weird

解决办法是用 8'hFF 代替 -1，或者写 8'd255、{8{1'b1}}。在对位宽敏感的表达式中使用字面量时，一定要写明宽度。

唯一可以放心使用不定宽字面量的地方，是测试平台 for 循环中的整数计数器，因为 integer 足够宽，不会出什么意外。

有符号字面量

定宽字面量默认是无符号的：

8'd255   // unsigned 255
8'b1111_1111   // unsigned 255 - same bit pattern, just written differently

如果希望字面量按有符号数解读，在撇号后面加上 s：

8'sd10           // signed 10
8'sb1111_1111    // signed -1 (two's complement)

s 标志在这些地方会产生影响：

• <<< 和 >>> 运算符（算术移位）：它们会对有符号操作数做符号扩展。
• 有符号混合表达式中的比较运算符。
• $signed/$unsigned 类型转换。

对于总线信号上的大多数普通算术运算，不需要加 s。

包含 X 和 Z 的数字字面量

字面量中的数字可以是 x（未知）或 z（高阻）：

module xz_literals;
    initial begin
        $display("partial unknown: %b", 8'b1010_xxxx);
        $display("partial high-Z:  %b", 8'b0000_zzzz);
        $display("all unknown:     %b", 8'bx);
        $finish;
    end
endmodule

8'bx 是“全部 8 位都未知”的简写：这个值会被扩展到填满声明的宽度。x 数字常见于状态机的 default 分支和初始化中。具体语义在 X 与 Z 值 中讲解。

定宽字面量的实际用法

一旦开始编写真正的模块，定宽字面量就无处不在：

// Bus widths
input  wire [31:0] addr;
wire [31:0] zero = 32'h0;
wire [31:0] all_ones = 32'hFFFF_FFFF;

// State encodings
localparam IDLE = 3'd0;
localparam BUSY = 3'd1;
localparam DONE = 3'd2;

// Masks
wire is_msb_set = data & 32'h8000_0000;

// Comparisons
if (counter == 8'd255) ...

// Reset values
always @(posedge clk) begin
    if (reset) data_out <= 8'd0;
    else       data_out <= data_in;
end

模式始终如一：写宽度，写进制，写数字。你用到的每个字面量都是这个样子。

动手试试

module literal_tour;
    reg [7:0]  byte_val;
    reg [15:0] word_val;
    reg [31:0] big_val;

    initial begin
        byte_val = 8'hAC;
        word_val = 16'b1010_1100_0011_0101;
        big_val  = 32'd1_000_000;

        $display("byte_val = %h (decimal %0d)", byte_val, byte_val);
        $display("word_val = %h (decimal %0d)", word_val, word_val);
        $display("big_val  = %h (decimal %0d)", big_val,  big_val);

        // Underscores are just visual.
        if (32'd1_000_000 == 32'd1000000) $display("yes, underscores are ignored");

        $finish;
    end
endmodule

现在，Verilog 模块可能需要的任何常量你都能写出来了。数据类型的最后一部分，讲的是信号不是干净的 0 或 1 时会发生什么：x 和 z 值。