学习 Verilog
免费的互动式 Verilog 在线课程。每节课你都会动手写 Verilog，仿真输出与预期不符时有 AI 提示，学完还能获得免费证书。
4,531+ 名学习者已加入
128 节课127 个挑战628 道测验题
- 适合初学者
AI 辅助编程帮助
动手实践的互动课程
每节课都有语音讲解
检验所学的测验
免费结业证书
课程大纲
在实践中学习
编写真实代码、查询数据库、搭建网站、掌握 AI 提示词。我们的互动课程涵盖现代开发者需要的每一项技能。
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晋级区多种学习方式
阅读、收听、自我测验、问 AI，或者查阅学过的任何内容。每节课都配合你的节奏。
变量是一个有名字的容器，用来存储值，方便你在程序后面引用。
在 Python 中，创建变量只需写下名字、一个等号，再写上要存储的值。
值可以随时间变化。给这个名字重新赋值，它就会指向新的值。
获得证书
每完成一门课程都能获得证书。把证书添加到你的 LinkedIn 个人资料和简历中，向雇主展示你的编程能力。
结业证书Python 基础
添加到 LinkedIn为什么在 Coddy 学 Verilog
- 在浏览器里编写并仿真真正的 Verilog。无需安装 Icarus、Vivado 或 ModelSim：每节课都会在服务器端编译你的 Verilog 模块并运行测试平台，然后立即显示仿真输出和编译错误。
- 学的是数字设计工程师实际使用的 Verilog：模块和端口、wire 与寄存器、门级原语（AND/OR/NOT/XOR）、阻塞赋值与非阻塞赋值、组合逻辑和时序逻辑的 always 块、参数、有限状态机，以及使用
$display、$monitor和$dumpvars的测试平台。这些都是接触 FPGA 之前必须掌握的硬件描述语言基础。 - AI 提示会带你攻克 Verilog 中人人都会踩的坑：always 块里的阻塞与非阻塞赋值、什么时候用
wire、什么时候用reg、指定位宽与不指定位宽的数字，以及x和z值的含义。这样从第一课起，你建立的就是对硬件（而不是软件）的正确理解。 - 做真正的硬件项目，而不只是练习题：半加器、二选一和四选一多路选择器、用状态机实现的交通灯控制器，以及 UART 发送器。每个项目都附带自己的测试平台，让你看到设计从头到尾的仿真过程。
关于学习 Verilog 的常见问题
Verilog 是什么？用来做什么？
Verilog 是一种硬件描述语言（HDL），用于设计和仿真数字电路，包括 FPGA、ASIC，以及几乎所有现代设备里的芯片。工程师用 Verilog 描述硬件的行为，通过仿真验证其正确性，再把它综合成实际的逻辑门和触发器。在 Intel、AMD、NVIDIA、Apple、Qualcomm 等公司以及大多数 FPGA 团队里，它都是主力语言。
Verilog 难学吗？
Verilog 看起来很像 C，但思维方式完全不同：你描述的是并行运行的硬件，而不是逐行执行的软件。语法很简单，难的是要用连线、寄存器和时钟沿来思考，而不是变量和函数调用。课程循序渐进地培养硬件思维，从简单的组合逻辑开始，逐步深入到时钟驱动的 always 块、有限状态机和完整的测试平台。
Verilog 和 VHDL 该学哪个？
两者都是主流的 HDL，做的是同一件事。Verilog（以及它的后继者 SystemVerilog）在美国半导体行业、大型芯片公司和大多数现代验证流程中占主导地位。VHDL 则在欧洲工业界、航空航天和国防领域更常见。如果你没有特定的目标雇主，Verilog 是更稳妥的第一门 HDL：它的语法更接近 C，免费工具和开源设计的生态也更大。
做 FPGA 需要会 Verilog 吗？
需要。Verilog（或 VHDL，以及越来越多的 SystemVerilog）就是用来描述 FPGA 实际做什么的语言。Vivado、Quartus 和 Lattice Radiant 等厂商工具都以 Verilog/SystemVerilog 作为输入。虽然也有高层次综合（HLS）和可视化工具，但在 FPGA 上做任何比玩具项目更复杂的东西，最终都要编写或阅读 Verilog。
学会 Verilog 需要多长时间？
Verilog 基础，包括模块、端口、wire、寄存器、运算符和简单的 always 块，每天练习的话需要两到三周。熟练掌握有限状态机、测试平台以及本课程中的项目（半加器、多路选择器、交通灯状态机、UART），通常还需要一到两个月。下一步是在真正的 FPGA 开发板上运行你的设计，这是在语言本身之上的另一段学习曲线。
可以免费在线学 Verilog 吗？
可以。互动式 Verilog 课程完全免费：完整的课程内容、编程练习、仿真测试平台和证书。Verilog 在服务器端编译和仿真，所以你不需要在本地安装 Icarus Verilog、Vivado 或任何 FPGA 工具链，就能开始编写真正的 HDL。
学完 Verilog 课程能获得证书吗？
能。完成 Verilog 课程后，你会获得一份免费的结业证书。这是一个可验证的证明，你可以把它写进简历，或者分享到 LinkedIn 上，和你做过的 FPGA 项目、RTL 设计或测试平台放在一起展示。
