Verilog 时序逻辑：触发器、寄存器与流水线

基本单元：D 触发器

同步设计中的一切都可以归结为一个很小的硬件：D 触发器。它有一个时钟输入、一个数据输入和一个数据输出。在每个时钟上升沿，它采样 D 的值并保持到下一个时钟沿。仅此而已。

用 Verilog 写出来：

always @(posedge clk) begin
    q <= d;
end

三行代码，一个触发器。<= 是非阻塞赋值，这正是真实触发器的行为（详见阻塞赋值与非阻塞赋值）。posedge clk 敏感列表让它成为时序逻辑。

把许多这样的触发器和它们之间的组合逻辑堆叠起来，你就能构建任何想要的同步电路。

带复位的寄存器

实际设计总是需要复位，也就是在上电时或需要时把系统置于一个已知状态的方法：

module reg_with_reset #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    input  wire [WIDTH-1:0] d,
    output reg  [WIDTH-1:0] q
);
    always @(posedge clk) begin
        if (reset) q <= 0;
        else       q <= d;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] d;
    wire [7:0] q;

    reg_with_reset dut(.clk(clk), .reset(reset), .d(d), .q(q));

    always #5 clk = ~clk;

    initial begin
        d = 8'hA5;
        #20 reset = 0;
        #10 d = 8'h3C;
        #10 d = 8'hFF;
        #20 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b d=%h q=%h", $time, reset, d, q);
endmodule

这是同步复位：复位条件像其他输入一样在时钟沿上求值。综合工具会生成一个数据输入端带有 2 选 1 多路选择器的触发器：reset 为高电平时，多路选择器送入 0；否则送入 d。

对大多数设计来说，同步复位是正确的选择。它的时序更简单，在 FPGA 上表现良好，而且复位信号可以来自任何地方，不需要单独的与时钟对齐的信号源。

带使能的寄存器

你经常需要一个只在收到指示时才更新的寄存器。在时钟驱动的块内部使用 if，并依靠省略 else 时隐含的“保持原值”行为：

module reg_with_enable(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    input  wire [7:0] d,
    output reg  [7:0] q
);
    always @(posedge clk) begin
        if (reset)       q <= 8'd0;
        else if (enable) q <= d;
        // No else - q holds its previous value, which is what a FF does
    end
endmodule

这就是标准的“带加载使能的寄存器”。它随处可见：配置寄存器、只在下游就绪时才前进的流水线级、可以暂停和继续的计数器。在时钟驱动的块中，省略最后的 else 是有意为之，而且是安全的：触发器本身就会记住之前的值，所以“什么都不做”就意味着“保持”。

在组合逻辑块中，同样的代码会推断出锁存器。语法相同，规则不同。

计数器

计数器就是下一个值等于当前值加一的寄存器：

module counter #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             enable,
    output reg  [WIDTH-1:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 0;
        else if (enable)  count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [3:0] count;

    counter #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t count=%0d", $time, count);
endmodule

当 enable 为高电平时，计数器每个时钟周期加一。16 个周期后它回绕到 0（因为我们声明了 4 位，15 + 1 溢出为 0）。这种回绕是 N 位算术固有的特性，真实的硬件计数器正是这样工作的。

移位寄存器

把触发器串起来就得到移位寄存器。诀窍是在一条非阻塞语句中完成所有移位：

module shift_register #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             in,
    output reg  [WIDTH-1:0] out
);
    always @(posedge clk) begin
        if (reset) out <= 0;
        else       out <= {out[WIDTH-2:0], in};
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg in = 0;
    wire [3:0] out;

    shift_register #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .in(in), .out(out));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        in = 1; #10;
        in = 0; #10;
        in = 1; #10;
        in = 1; #10;
        in = 0; #40 $finish;
    end

    always @(posedge clk)
        $display("t=%0t in=%b out=%b", $time, in, out);
endmodule

块体是 out <= {out[WIDTH-2:0], in}：把当前 out 的低位与新的 in 拼接起来，再整体赋值。因为是非阻塞赋值，右侧读取的是左侧更新之前的旧 out。效果是在一个时钟周期内干净地完成 N 位移位。

这是移位寄存器模式最精简的形式。它可以推广到 LFSR、串行发送器、解串器，以及任何数据在每个时钟沿沿着一串触发器移动的设计。

流水线

流水线是一串由组合逻辑隔开的寄存器。每一级处理上一级送来的数据，再送给下一级：

module pipelined_add(
    input  wire        clk,
    input  wire        reset,
    input  wire [7:0]  a, b, c, d,
    output reg  [9:0]  result
);
    reg [8:0] stage1_ab, stage1_cd;
    reg [9:0] stage2;

    always @(posedge clk) begin
        if (reset) begin
            stage1_ab <= 0;
            stage1_cd <= 0;
            stage2    <= 0;
            result    <= 0;
        end else begin
            // Stage 1: two parallel adds.
            stage1_ab <= a + b;
            stage1_cd <= c + d;
            // Stage 2: combine the two partial sums.
            stage2    <= stage1_ab + stage1_cd;
            // Stage 3: forward to output.
            result    <= stage2;
        end
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] a, b, c, d;
    wire [9:0] result;

    pipelined_add dut(.clk(clk), .reset(reset), .a(a), .b(b), .c(c), .d(d), .result(result));

    always #5 clk = ~clk;

    initial begin
        a = 0; b = 0; c = 0; d = 0;
        #12 reset = 0;
        a = 10; b = 20; c = 30; d = 40; #10;
        a = 1;  b = 2;  c = 3;  d = 4;  #10;
        a = 5;  b = 5;  c = 5;  d = 5;  #40;
        $finish;
    end

    always @(posedge clk)
        $display("t=%0t a=%0d b=%0d c=%0d d=%0d result=%0d", $time, a, b, c, d, result);
endmodule

三级流水线，延迟为三个周期，但流水线填满后每个周期都会输出一个新结果。延迟是 3 个时钟，因为数据要经过三个触发器；吞吐量是每个时钟 1 次运算，因为三级同时处理不同的输入。

高性能设计就是这样达到吞吐量目标的：让每一级保持简短，把流水线做得更深，让并行性来完成工作。

异步复位（需要时再用）

有时你不能等到时钟沿才让复位生效：芯片正在断电、时钟被门控、外部看门狗正在拉低复位线。在这些情况下：

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) q <= 0;
    else          q <= d;
end

现在敏感列表中既有时钟沿，也有复位沿。触发器对两者中的任何一个都会立即响应。按照惯例，reset_n 是低电平有效（为低时有效），所以判断条件写成 ~reset_n。

异步复位有它的代价：更难做时序分析；撤销复位时如果处理不当可能导致亚稳态；不能在所有 FPGA 架构之间移植。默认使用同步复位，只有设计确实需要时才使用异步复位。

接下来

现在你可以构建任何同步数据通路了。下一篇文档有限状态机把时钟驱动的寄存器和 case 语句结合起来，形成标准的有限状态机写法：它是数字设计中每个控制器、协议引擎和决策模块的核心。