回顾：加法器检查

本课属于 Coddy Verilog 学习旅程的“RTL 设计与验证”单元。第 30 课，共 38 课。

挑战

中等

为四位无符号加法器实现 audit。像计分板课中那样累加 checked 和 errors，并保留覆盖标志位：位 0 表示 a=b=0，位 1 表示 a=b=15，位 2 表示其他所有输入对。使用四态不等运算符比较 actual 和完整的五位和。调用方会初始化所有计数器和标志。此模块包含一个由锁定的测试平台调用、仅用于仿真的 task。

输出列：checked、errors、seen。

完成 design.v，并保留模块名称和端口。锁定的 testbench.v 会提供输入变化，并在输入稳定后打印输出。它会使用模拟器参数（例如 +CASE=1）选择场景；不需要标准输入。打印和场景控制应保留在锁定的测试平台中；只需实现 task 的主体。每次观测的预期输出为一行十进制值，各值之间用一个空格分隔，并以换行符结尾。

亲手试试

module dut;
    task audit;
        input [3:0] a,b;
        input [4:0] actual;
        inout integer checked,errors;
        inout [2:0] seen;
        reg [4:0] expected;
        begin
            // 完成检查任务。
            checked=checked;errors=errors;seen=seen;
        end
    endtask
endmodule