回顾：可复用的位掩码

本课属于 Coddy Verilog 学习旅程的“RTL 设计与验证”单元。第 15 课，共 38 课。

挑战

中等

构建一个 WIDTH 位的位清除电路，并使用命名的 generate 循环：每个输出位都等于对应位置的 a 位与 b 的反码进行 AND 运算。b 是清除掩码。WIDTH 为正数。锁定的测试平台会实例化 WIDTH 值为 1、4 和 8 的电路，对于较窄的实例使用 a 和 b 的低位。输出列依次为十进制的 y1、y4 和 y8。

完成 design.v，并保留其模块名称和端口。锁定的 testbench.v 会提供输入变化，并在信号稳定后输出结果。它会使用模拟器参数（例如 +CASE=1）选择场景；无需标准输入。不要在设计中添加打印语句、延迟或仿真终止语句。预期输出为每次观测对应一行十进制值，以一个空格分隔，并以换行符结尾。

亲手试试

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // 实现参数化电路。
    assign y = 0;
endmodule

RTL 设计与验证中的所有课

1可靠的组合逻辑 RTL

默认赋值可避免锁存器优先编码器独热码验证安全的 case 解码回顾：请求路由器

4受控时序 RTL

复位与使能优先级饱和计数器数据与有效信号流水线处理检测采样边沿回顾：事件计数器

7项目：样本监控器

2位宽与有符号算术

保留进位位有符号比较算术右移溢出与饱和回顾：有符号差值

5内存与查找表

组合逻辑 ROM 表寄存器阵列存储寄存器化读端口读写转发回顾：双读端口存储体

8最终挑战

挑战：奇偶流程挑战：模式事件挑战：有界求和

3可复用 RTL

组合逻辑函数位宽安全的参数 Generate 循环条件生成回顾：可复用的位掩码

6自检测试平台

四态检查可复用的检查任务参考模型与评分边界与控制覆盖率回顾：加法器检查

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