位宽安全的参数

本课属于 Coddy Verilog 学习旅程的“RTL 设计与验证”单元。第 12 课，共 38 课。

基础知识介绍了可配置的位宽。可复用的 RTL 也必须处理最小合法位宽，有意控制中间表达式的大小，并避免硬编码位位置。复制运算 {WIDTH{1'b1}} 会生成与位宽匹配的掩码。参数是展开时常量，而不是运行时控制项。

相关代码片段；周边的声明和连接已在挑战中提供。

wire [WIDTH:0] sum;
assign sum = {1'b0,a} + {1'b0,b};
assign y = sum[WIDTH] ? {WIDTH{1'b1}} : sum[WIDTH-1:0];

进位位置和饱和值都会根据配置的位宽调整。

测试合法的最小宽度，并根据参数推导出所有依赖宽度的切片和常量。

挑战

中等

构建一个 WIDTH 位递增器，返回 a+1 的低 WIDTH 位。输入 b 未使用。同一个模块必须既适用于 WIDTH=1，也适用于更宽的位宽。WIDTH 为正数。锁定的测试平台会实例化 WIDTH 值为 1、4 和 8 的模块，并在位宽较窄时使用 a 和 b 的低位。输出列依次为十进制的 y1、y4 和 y8。

完成 design.v，并保留其模块名称和端口。锁定的 testbench.v 会提供输入变化，并在输出稳定后打印输出。它使用模拟器参数（例如 +CASE=1）选择场景；不需要标准输入。不要在设计中添加打印、延迟或仿真终止操作。预期输出为每次观测对应一行十进制值，值之间以一个空格分隔，行末以换行符结尾。

亲手试试

module dut #(parameter WIDTH=4) (input [WIDTH-1:0] a,b, output [WIDTH-1:0] y);
    // 实现这个参数化电路。
    assign y = 0;
endmodule

自我测试

这节课包含一个小测验。开始学习即可作答，并记录你的进度。

RTL 设计与验证中的所有课

1可靠的组合逻辑 RTL

默认赋值可避免锁存器优先编码器独热码验证安全的 case 解码回顾：请求路由器

4受控时序 RTL

复位与使能优先级饱和计数器数据与有效信号流水线处理检测采样边沿回顾：事件计数器

7项目：样本监控器

2位宽与有符号算术

保留进位位有符号比较算术右移溢出与饱和回顾：有符号差值

5内存与查找表

组合逻辑 ROM 表寄存器阵列存储寄存器化读端口读写转发回顾：双读端口存储体

8最终挑战

挑战：奇偶流程挑战：模式事件挑战：有界求和

3可复用 RTL

组合逻辑函数位宽安全的参数Generate 循环条件生成回顾：可复用的位掩码

6自检测试平台

四态检查可复用的检查任务参考模型与评分边界与控制覆盖率回顾：加法器检查

自己练习： Verilog 在线编译器