回顾：事件计数器
本课属于 Coddy Verilog 学习旅程的“RTL 设计与验证”单元。第 20 课，共 38 课。
挑战
中等统计同步信号 sig 的上升沿，并将计数结果存入 4 位的 count 中。计数达到 15 后饱和。同步 rst 会清零 count 和前一时刻的电平。复位后 sig 立即为高电平时，会计为一次上升事件。输出列：count。所有控制信号和数据在每个时钟上升沿之前都保持稳定；在上升沿之后观察结果。
完成 design.v，并保留其模块名称和端口。锁定的 testbench.v 会提供输入变化，并在输入稳定后打印输出。它会使用模拟器参数（例如 +CASE=1）选择一种场景；不需要标准输入。不要在设计中添加打印、延迟或模拟终止操作。预期输出为每次观察对应一行十进制数值，数值之间用一个空格分隔，并以换行符结尾。
亲手试试
module dut (input clk, input rst, input sig, output reg [3:0] count);
// 用你的设计替换这里的占位内容。
initial count = 0;
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