回顾：请求路由器
本课属于 Coddy Verilog 学习旅程的“RTL 设计与验证”单元。第 5 课，共 38 课。
挑战
中等只有在 4 位请求中恰好有一位为 1 时才接受该请求。请求有效时，将所选位的索引输出到 code，并将 valid 设为 1。空闲或有多个请求时，code 和 valid 都为 0。输出列：code、valid。所有激励值都是已知的二进制值。
完成 design.v，并保留其模块名称和端口。已锁定的 testbench.v 会提供输入变化，并在输出稳定后打印输出。它会使用模拟器参数（例如 +CASE=1）选择一个场景；不需要标准输入。不要在设计中添加打印、延迟或模拟终止操作。预期输出为每次观测一行十进制值，数值之间用一个空格分隔，并以换行符结尾。
亲手试试
module dut (input [3:0] req, output reg [1:0] code, output reg valid);
// 用你的设计替换此处的占位内容。
initial code = 0;
initial valid = 0;
endmoduleRTL 设计与验证中的所有课
自己练习： Verilog 在线编译器