Compiler Verilog Online

Tulis, jalankan, dan bagikan potongan kode. Tanpa setup.

main.v

Klik Jalankan untuk melihat output di sini.

PlusargsParameter runtime yang dikirim ke simulator. Baca di testbench-mu dengan $value$plusargs atau $test$plusargs.

KunciNilai

// 4-bit synchronous counter - DUT plus a small testbench.
// Edit the +PERIOD / +RUNTIME / +VERBOSE plusargs in the panel
// below and press Run. Output appears on the right; the Waveform
// tab plots the signals dumped by $dumpfile/$dumpvars.

module counter(
    input  wire       clk,
    input  wire       reset,
    output reg  [3:0] count
);
    always @(posedge clk or posedge reset) begin
        if (reset)
            count <= 4'b0;
        else
            count <= count + 1'b1;
    end
endmodule

module test;
    reg clk;
    reg reset;
    wire [3:0] count;

    integer period;    // half-period of the clock, in time units
    integer runtime;   // total simulation time
    reg     verbose;

    // Instantiate the device under test.
    counter dut(.clk(clk), .reset(reset), .count(count));

    // Free-running clock - the HDL idiom. Toggles every PERIOD time units.
    always #(period) clk = ~clk;

    // Print on every rising edge so stdout lines up with the waveform.
    always @(posedge clk) begin
        if (verbose)
            $display("t=%0t  count=%0d", $time, count);
    end

    initial begin
        // Make the Waveform tab work - VCD output is written here.
        $dumpfile("dump.vcd");
        $dumpvars(0, test);

        // Defaults; override from the plusargs panel below.
        if (!$value$plusargs("PERIOD=%d",  period))  period  = 5;
        if (!$value$plusargs("RUNTIME=%d", runtime)) runtime = 80;
        verbose = $test$plusargs("VERBOSE") != 0;

        clk   = 0;
        reset = 1;
        #(period * 2) reset = 0;
        #(runtime)    $finish;
    end
endmodule

Tulis, compile, dan simulasikan HDL Verilog online

Compiler dan simulator Verilog online gratis. Tulis module Verilog atau SystemVerilog, jalankan testbench, tekan Jalankan, dan lihat output stdout plus waveform VCD yang dirender. Tanpa instalasi, tanpa Vivado, tanpa Quartus, tanpa toolchain yang perlu disiapkan. Editornya terbuka dengan testbench counter yang memakai clock, jadi kamu bisa mengedit dan menekan Jalankan dalam hitungan detik.

Kode di-compile dengan Icarus Verilog (iverilog) dan berjalan di bawah vvp di dalam container sandbox, jadi kamu mendapat semantik HDL Verilog sungguhan: blok always yang memakai clock, non-blocking assignment, instansiasi module secara hierarkis, $display, $finish. Tambahkan $dumpfile dan $dumpvars ke testbench-mu, dan tab Waveform merender sinyal satu bit dan bus multi-bit dengan kursor yang bisa digeser, transisi, dan label nilai untuk setiap sinyal. Plusargs (+KEY=VALUE / +FLAG) masuk ke testbench-mu lewat $value$plusargs dan $test$plusargs, jadi kamu bisa mengubah periode clock, panjang eksekusi, dan feature flag tanpa mengedit kode sumbernya.

Kenapa compiler Verilog ini berguna

Compile dan simulasi seketika: tulis HDL Verilog, tekan Jalankan, dan lihat stdout serta waveform VCD dalam hitungan detik.
Penyorotan sintaks Verilog dan SystemVerilog di mesin editor yang sama dengan VS Code, dengan cakupan module/endmodule dan pelengkapan otomatis kata kunci.
Penampil waveform bawaan: panggil $dumpfile + $dumpvars dari testbench-mu dan tab Waveform merender sinyal, bus, transisi, dan kursor yang bisa dipindah dengan label nilai untuk setiap sinyal.
Panel Plusargs untuk parameter testbench: kirim +CYCLES, +PERIOD, +VERBOSE lewat $value$plusargs / $test$plusargs dan jalankan ulang tanpa menulis ulang kode sumbernya.

Yang bisa kamu buat di playground Verilog

Logika kombinasional, seperti adder, multiplexer, dan ALU, yang dirangkai di testbench dengan pengecekan $display dan umpan balik instan.
Desain sekuensial yang memakai clock, seperti counter, shift register, dan finite state machine yang digerakkan oleh always @(posedge clk), dengan waveform VCD untuk memeriksa transisi sinyal.
Variasi parameter: kirim plusargs +CYCLES, +PERIOD, atau +VERBOSE untuk mengubah perilaku di antara eksekusi, sama seperti di command line iverilog/vvp.

FAQ compiler Verilog online

Apa itu Verilog?

Verilog adalah bahasa deskripsi hardware (HDL) yang dipakai untuk memodelkan dan menyimulasikan rangkaian digital, dari gerbang kombinasional sederhana sampai prosesor utuh. Kamu mendeskripsikan module, wire, dan register dalam kode, meng-compile-nya dengan compiler Verilog, lalu menjalankan testbench untuk memverifikasi perilakunya. SystemVerilog adalah superset Verilog yang menambahkan fitur verifikasi. Playground ini menerima keduanya.

Apakah compiler Verilog online ini gratis?

Ya, compiler dan simulator Verilog ini gratis. Tanpa daftar, tanpa lisensi Vivado atau Quartus, dan tanpa toolchain yang perlu diinstal. Tulis module lalu tekan Jalankan.

Apakah aku perlu menginstal Icarus Verilog atau tool EDA apa pun?

Tidak. Kodemu di-compile dengan iverilog dan berjalan di bawah vvp dalam container sandbox di server. Kamu menulis kode sumber Verilog dan menekan Jalankan; compiler dan simulator mengurus sisanya.

Bagaimana cara melihat waveform untuk kode Verilog-ku?

Di dalam blok initial di testbench-mu, panggil $dumpfile("dump.vcd") dan $dumpvars(0, your_module). Setelah Jalankan, tab Waveform merender sinyalnya. Klik di mana saja pada sebuah trace untuk menaruh kursor dan membaca nilai setiap sinyal pada waktu itu.

Bagaimana cara menulis testbench Verilog dengan plusargs?

Tambahkan baris di panel Plusargs (misalnya CYCLES=10, VERBOSE) dan semuanya diteruskan ke simulator sebagai +CYCLES=10 +VERBOSE di command line. Di testbench-mu, baca dengan $value$plusargs("CYCLES=%d", n) untuk nilai integer, atau $test$plusargs("VERBOSE") untuk flag boolean. Kode awal bawaannya menunjukkan kedua pola itu.

Alat berguna untuk Verilog

Alat gratis berbasis browser yang cocok dipakai bersama Playground Verilog, semuanya bagian dari Coddy.

Cheat Sheet Verilog Bandingkan platform coding