Belajar Verilog
Kursus Verilog online yang gratis dan interaktif. Di setiap pelajaran kamu menulis Verilog, dengan petunjuk AI saat output simulasimu tidak sesuai harapan, dan sertifikat gratis saat selesai.
4,037+ coder terdaftar
128 pelajaran127 tantangan628 soal kuis
- Ramah pemula
Bantuan coding dengan AI
Pelajaran interaktif yang praktis
Narasi audio di setiap pelajaran
Kuis untuk menguji pemahamanmu
Sertifikat penyelesaian gratis
Silabus
Bagian 1
Dasar-Dasar
Mulai bagianMulaiBangun fondasi yang kuat dalam desain digital dengan menguasai keterampilan inti Verilog.Pengantar
5 pelajaran433Tipe Data
7 pelajaran853Sistem Bilangan
6 pelajaran646Operator Bagian 1
5 pelajaran535Operator Bagian 2
6 pelajaran647Modul
7 pelajaran755Penugasan dan Gerbang
6 pelajaran648Proyek Half Adder
Proyek3 pelajaran3Blok Prosedural
6 pelajaran646Pengambilan Keputusan
6 pelajaran634Perulangan
6 pelajaran646Proyek Multiplexer
Proyek3 pelajaran3Timing dan Penundaan
6 pelajaran645Dasar-Dasar Testbench
6 pelajaran644Pengendali Lampu Lalu Lintas
Proyek5 pelajaran5Tantangan Akhir
3 pelajaran3UART
Proyek4 pelajaran4Bagian 2
Desain dan Verifikasi RTL
Mulai bagianMulaiBangun RTL Verilog yang andal dengan logika kombinasi yang lengkap, aritmetika bertanda, modul yang dapat digunakan kembali, pipeline yang terkontrol, dan perilaku memori yang dinyatakan secara eksplisit. Verifikasi desain dengan testbench yang memeriksa dirinya sendiri, tantangan penguasaan, dan proyek Sample Monitor.RTL Kombinasional yang Andal
5 pelajaran916Lebar Bit dan Aritmetika Bertanda
5 pelajaran916RTL yang Dapat Digunakan Kembali
5 pelajaran916RTL Sekuensial Terkendali
5 pelajaran916Memori dan Tabel Pencarian
5 pelajaran916Testbench dengan Pemeriksaan Mandiri
5 pelajaran916Proyek: Pemantau Sampel
Proyek5 pelajaran5Tantangan Akhir
3 pelajaran3
Belajar sambil praktik
Tulis kode sungguhan, query database, buat website, dan kuasai prompt AI. Pelajaran interaktif kami mencakup setiap keterampilan yang dibutuhkan developer modern.
Bangun streakmu
Tetap konsisten dan lihat progresmu bertumbuh! Pantau kebiasaan coding harianmu, lindungi streakmu dengan hari beku, dan raih hadiah karena hadir setiap hari.
12 hari streak
Kembali besok untuk menjaga streakmu!
January 2026
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
21
22
23
24
25
26
27
28
29
30
Gandakan atau hangus
Hari ke-5 dari 7
Pembeku Streak
2 left
Coding di mana saja
Bawa perjalanan coding-mu ke mana saja! Tanpa setup, tanpa unduhan: cukup buka dan mulai coding. Tersedia di iOS, Android, dan Web dengan rating bintang 4,9.
Kamu tidak sendirian
Bersaing di papan peringkat global, ajak teman untuk mendapat hadiah, dan rayakan kemenangan satu sama lain. Coding lebih seru bersama teman!
1
2
3
Zona promosiSemua cara belajar
Baca, dengarkan, uji dirimu, tanya AI, atau cari lagi apa pun yang sudah kamu pelajari. Setiap pelajaran menyesuaikan diri denganmu.
Variabel adalah wadah bernama yang menyimpan nilai yang bisa kamu pakai lagi nanti di programmu.
Di Python, kamu membuatnya dengan menulis nama, tanda sama dengan, lalu nilai yang ingin kamu simpan.
Nilainya bisa berubah seiring waktu. Menetapkan ulang nama itu cukup membuatnya menunjuk ke nilai baru.
Dapatkan sertifikat
Dapatkan sertifikat untuk setiap kursus yang kamu selesaikan. Tambahkan ke profil LinkedIn dan CV-mu untuk menunjukkan keahlian coding-mu kepada pemberi kerja.
Sertifikat PenyelesaianDasar Python
Tambahkan ke LinkedInKenapa belajar Verilog dengan Coddy
- Tulis dan simulasikan Verilog sungguhan di browser. Tanpa instalasi Icarus, Vivado, atau ModelSim. Setiap pelajaran mengompilasi module Verilog-mu dan menjalankan testbench di server, lalu langsung menampilkan output simulasi dan error kompilasi, kalau ada.
- Verilog seperti yang benar-benar dipakai desainer digital: module dan port, wire vs. register, gate primitive (AND/OR/NOT/XOR), blocking vs. non-blocking assignment, always block kombinasional dan sekuensial, parameter, finite state machine, dan testbench dengan
$display,$monitor, dan$dumpvars. Fondasi bahasa deskripsi perangkat keras yang kamu butuhkan sebelum menyentuh FPGA. - Petunjuk AI memandumu melewati bagian Verilog yang membuat semua orang tersandung: blocking vs. non-blocking di dalam always block, kapan memakai
wirevs.reg, angka dengan ukuran vs. tanpa ukuran, dan arti nilaixdanz. Jadi kamu membangun pemahaman yang tepat tentang perangkat keras (bukan software) sejak pelajaran pertama. - Bangun proyek perangkat keras sungguhan, bukan sekadar latihan: half adder, multiplexer 2-ke-1 dan 4-ke-1, pengendali lampu lalu lintas sebagai FSM, dan pemancar UART. Setiap proyek dilengkapi testbench sendiri, jadi kamu bisa melihat desainmu disimulasikan dari awal sampai akhir.
Pertanyaan yang sering diajukan tentang belajar Verilog
Verilog dipakai untuk apa?
Verilog adalah bahasa deskripsi perangkat keras (HDL) untuk merancang dan menyimulasikan rangkaian digital: FPGA, ASIC, dan chip di dalam hampir setiap perangkat modern. Engineer mendeskripsikan perilaku perangkat keras dalam Verilog, menyimulasikannya untuk memastikan kebenarannya, lalu menyintesisnya menjadi gate dan flip-flop yang sesungguhnya. Verilog adalah bahasa andalan di perusahaan seperti Intel, AMD, NVIDIA, Apple, Qualcomm, dan sebagian besar perusahaan FPGA.
Apakah Verilog sulit dipelajari?
Verilog terlihat sangat mirip C, tetapi model berpikirnya sama sekali berbeda: kamu mendeskripsikan perangkat keras yang berjalan secara paralel, bukan software yang berjalan baris demi baris. Sintaksnya mudah. Bagian sulitnya adalah berpikir dalam wire, register, dan clock edge, bukan variabel dan pemanggilan fungsi. Kursus ini memperkenalkan cara berpikir perangkat keras secara bertahap, dimulai dari logika kombinasional sederhana sampai always block dengan clock, finite state machine, dan testbench lengkap.
Verilog vs. VHDL: mana yang sebaiknya dipelajari?
Keduanya HDL arus utama dan melakukan pekerjaan yang sama. Verilog (dan penerusnya, SystemVerilog) mendominasi industri semikonduktor Amerika Serikat, perusahaan chip besar, dan sebagian besar alur verifikasi modern. VHDL lebih umum di industri Eropa, kedirgantaraan, dan pertahanan. Kalau belum punya perusahaan tertentu yang dituju, Verilog adalah HDL pertama yang lebih aman: sintaksnya lebih dekat dengan C dan ekosistem alat gratis serta desain open source-nya lebih besar.
Apakah perlu menguasai Verilog untuk pekerjaan FPGA?
Ya. Verilog (atau VHDL, atau makin sering SystemVerilog) adalah cara mendeskripsikan apa yang sebenarnya dilakukan sebuah FPGA. Alat vendor seperti Vivado, Quartus, dan Lattice Radiant semuanya menerima Verilog/SystemVerilog sebagai input. High-level synthesis (HLS) dan alat visual memang ada, tetapi apa pun yang lebih dari proyek mainan di FPGA pada akhirnya ditulis atau dibaca dalam Verilog.
Berapa lama waktu yang dibutuhkan untuk belajar Verilog?
Dasar-dasar Verilog, yaitu module, port, wire, register, operator, dan always block sederhana, butuh dua sampai tiga minggu latihan harian. Untuk nyaman dengan finite state machine, testbench, dan proyek di kursus ini (half adder, multiplexer, FSM lampu lalu lintas, UART), biasanya butuh satu sampai dua bulan lagi. Langkah berikutnya, yaitu menjalankan desainmu di papan FPGA sungguhan, punya kurva belajarnya sendiri di atas bahasanya.
Bisakah belajar Verilog online secara gratis?
Bisa. Kursus Verilog interaktif ini gratis: pelajaran lengkap, latihan coding, testbench yang disimulasikan, dan sertifikat. Verilog dikompilasi dan disimulasikan di server, jadi kamu tidak perlu menginstal Icarus Verilog, Vivado, atau toolchain FPGA apa pun di komputermu untuk mulai menulis HDL sungguhan.
Apakah ada sertifikat setelah kursus Verilog?
Ya. Setelah menyelesaikan kursus Verilog, kamu mendapat sertifikat kelulusan gratis. Sinyal yang bisa diverifikasi untuk dicantumkan di CV atau dibagikan di LinkedIn, bersama proyek FPGA, desain RTL, atau testbench yang sudah kamu buat.
