كتلة Always في Verilog: المنطق التوافقي والتسلسلي

حصان عمل Verilog السلوكي

assign يصف منطقًا توافقيًا ذا معادلة واحدة. بمجرد أن تحتاج إلى if/else أو case أو ذاكرة، تلجأ إلى always. كتلة always هي قطعة من الشيفرة الإجرائية تعيد التشغيل كلما تغيّرت إشارات محددة. الإشارات التي تُفعّل إعادة التشغيل هي قائمة الحساسية.

شكلان من always ستراهما أكثر من غيرهما:

1. always @(*) - يعيد التشغيل كلما تغيّرت أي إشارة تُقرأ في الكتلة. يبني منطقًا توافقيًا.
2. always @(posedge clk) - يعيد التشغيل فقط عند الحافة الصاعدة لـ clk. يبني منطقًا تسلسليًا متزامنًا مع clock (flip-flops).

توجد أشكال أخرى (@(a or b) و@(negedge clk) و@(posedge clk or negedge reset_n)) لكن الشكلين أعلاه يمثلان تقريبًا كل كتلة قابلة للتركيب ستكتبها.

التوافقي always @(*)

module decoder3(
    input  wire [2:0] sel,
    output reg  [7:0] out
);
    always @(*) begin
        case (sel)
            3'd0: out = 8'b0000_0001;
            3'd1: out = 8'b0000_0010;
            3'd2: out = 8'b0000_0100;
            3'd3: out = 8'b0000_1000;
            3'd4: out = 8'b0001_0000;
            3'd5: out = 8'b0010_0000;
            3'd6: out = 8'b0100_0000;
            3'd7: out = 8'b1000_0000;
            default: out = 8'b0;
        endcase
    end
endmodule

module test;
    reg [2:0] sel;
    wire [7:0] out;
    decoder3 dut(.sel(sel), .out(out));

    initial begin
        for (integer i = 0; i < 8; i = i + 1) begin
            sel = i[2:0];
            #1 $display("sel=%0d out=%b", sel, out);
        end
        $finish;
    end
endmodule

ثلاث ملاحظات:

• out هو reg. كل شيء يُسند داخل always يجب أن يكون reg. الكلمة المفتاحية لا تعني "هذا flip-flop"؛ هنا تعني فقط "أنا مكتوب من كتلة إجرائية".
• always @(*). * تقول "استيقظ كلما تغيّر أي شيء أقرأه". المحاكي يستنتج قائمة الحساسية تلقائيًا. يمكنك كتابتها يدويًا - always @(sel) - لكن @(*) أكثر أمانًا لأن فقدان إشارة مصدر كلاسيكي للأخطاء.
• لا ساعة. هذه الكتلة تصف منطقًا توافقيًا. تُنتج أداة التركيب قطعة من المنطق تحسب out من sel مباشرة - بلا flip-flops، بلا حاجة لمنفذ clock.

حالة default ليست اختيارية روحيًا حتى لو كانت اختيارية صياغيًا. احذفها وأي قيمة دخل غير محددة تترك out يحتفظ بقيمته السابقة - والتي تُركَّب إلى latch غير مقصود. ضع default دائمًا.

التسلسلي always @(posedge clk)

module counter4(
    input  wire       clk,
    input  wire       reset,
    output reg  [3:0] count
);
    always @(posedge clk) begin
        if (reset) count <= 4'd0;
        else       count <= count + 4'd1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    counter4 dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t count=%0d", $time, count);
endmodule

الفروق الرئيسية عن النسخة التوافقية:

• always @(posedge clk). الكتلة تعيد التشغيل فقط عند الحافة الصاعدة لـ clk. لا يحدث شيء بين الحواف.
• non-blocking assignment <=. داخل كتلة متزامنة مع clock، هذا هو العامل الصحيح. يقول "جدوِل count ليأخذ قيمته الجديدة في نهاية الخطوة الزمنية"، وهذا بالضبط كيف يتصرف flip-flop. السبب والبديل في Blocking مقابل Non-blocking.
• لا default مطلوب. if يغطي كلا الفرعين (reset وlا reset). لا خطر latch.

أداة التركيب ترى هذا الشكل - حساسية متزامنة مع clock، non-blocking - وتُنتج register 4 بت (أربعة flip-flops) إضافة إلى المنطق التوافقي الذي يحسب count + 1 والـ mux الذي يختار بين reset والزيادة.

تمييز التركيب

نفس مصدر module يمكن أن يصف قطعتين مختلفتين تمامًا من العتاد بحسب شكل كتلة always:

الكتلة	العتاد
always @(*) y = expr;	منطق توافقي بحت. لا ذاكرة.
always @(posedge clk) y <= expr;	flip-flop. يلتقط expr مرة لكل دورة ساعة.
always @(*) if (en) y = expr;	Latch - عادةً bug. حالة "else" تُبقي القيمة القديمة.
always @(posedge clk) if (en) y <= expr;	flip-flop بـ enable. يلتقط فقط عندما يكون en مرتفعًا.

الحالة الثالثة هي فخ الـ latch. الـ latch هي خلية ذاكرة شفافة تحتفظ بخرجها عندما لا يكون الدخل مؤكَّدًا - مفيدة في تصاميم محددة، تقريبًا دائمًا bug عندما تكون عرضية. معظم أدوات التركيب تحذر بصوت عالٍ عند استنتاج latch لم تطلبها. عامل التحذير كخطأ.

تنوعات قائمة الحساسية

سترى بعض قوائم الحساسية الأقل شيوعًا:

• always @(a or b or c) - قائمة صريحة. Verilog-2001 أضافت فاصل ,: always @(a, b, c). كلاهما يعمل.
• always @(posedge clk or negedge reset_n) - reset غير متزامن. الكتلة تعمل عند حافة ساعة صاعدة أو حافة reset هابطة. يُستخدم عندما يجب أن يأخذ reset مفعوله فورًا، لا انتظار الساعة التالية.
• always @(negedge clk) - متزامن مع الحافة الهابطة. نادر؛ بعض التصاميم تستخدمه لـ flip-flops "negative-edge-triggered" تلتقط على الحافة الهابطة بدلًا من الصاعدة.

للتصاميم الجديدة، فضّل always @(*) للتوافقي وalways @(posedge clk) للتسلسلي. لا تلجأ إلى reset غير متزامن إلا عندما يحتاج التصميم إليه فعلًا.

كتلتان قطعتا عتاد

كتل always متعددة في نفس module مستقلة - كل واحدة تصبح قطعتها الخاصة من العتاد:

module two_blocks(
    input  wire       clk,
    input  wire       reset,
    input  wire [7:0] in,
    output reg  [7:0] reg_out,    // sequential
    output reg  [7:0] comb_out    // combinational
);
    always @(posedge clk) begin
        if (reset) reg_out <= 8'd0;
        else       reg_out <= in;
    end

    always @(*) begin
        comb_out = in ^ 8'hFF;     // bitwise invert
    end
endmodule

module test;
    reg clk = 0, reset = 1;
    reg [7:0] in;
    wire [7:0] reg_out, comb_out;

    two_blocks dut(.clk(clk), .reset(reset), .in(in),
                   .reg_out(reg_out), .comb_out(comb_out));

    always #5 clk = ~clk;

    initial begin
        in = 8'h00; #12 reset = 0;
        in = 8'hA5; #10;
        in = 8'h3C; #10;
        $finish;
    end

    always @(posedge clk)
        $display("t=%0t in=%h reg_out=%h comb_out=%h",
                 $time, in, reg_out, comb_out);
endmodule

الكتلة المتزامنة مع clock تُنتج register flip-flop. الكتلة التوافقية تُنتج بوابة XOR. يعيشان جنبًا إلى جنب؛ لا تعرف إحداهما عن الأخرى. الخرجان يتغيران بجداول مختلفة تمامًا.

ما لا تستطيع كتل always فعله

بعض الأشياء التي تبدو مغرية لكنها غير مسموحة:

• الإسناد إلى wire: الهدف يجب أن يكون reg. المترجم يفرض.
• الإسناد إلى نفس reg من كتلتي always مختلفتين: يُنتج سلوكًا غير معرَّف في المحاكاة ولن يُركَّب. قائد واحد لكل إشارة.
• قراءة وكتابة نفس الإشارة في نفس الكتلة التوافقية بطريقة تُنشئ حلقة تغذية مرتدة: always @(*) x = x + 1; هي حلقة بصفر تأخير لا يستطيع المحاكي حلّها.

الأوّلَين يلتقطهما المترجم. الثالث أحيانًا يظهر فقط في وقت المحاكاة كتعليق.

ماذا بعد

المستند التالي - كتلة Initial - يغطّي شقيق always: كتلة تعمل مرة واحدة بالضبط في بداية المحاكاة. إنه حصان عمل testbenches. بعد ذلك، قواعد blocking مقابل non-blocking التي تقرر ما إذا كانت كتلتك المتزامنة مع clock تفعل ما تعنيه.