عوامل Bitwise وReduction في Verilog

دوران لنفس الرمز

& و| و^ وأشقاؤها المعكوسة تظهر بشكلين متمايزين:

• شكل ثنائي (معاملان): a & b - عملية bitwise بين vectors متساوية العرض.
• شكل unary (معامل واحد): &a - reduction عبر كل بتات a إلى بت واحدة.

المترجم يميز بينهما بعدّ المعاملات. عرف التسمية المستخدم هو "عوامل bitwise" للشكل الثنائي و"عوامل reduction" للشكل unary.

Bitwise: بت واحدة في كل مرة

module bitwise;
    wire [7:0] a = 8'b1100_1010;
    wire [7:0] b = 8'b0101_1100;

    initial begin
        $display("a    = %b", a);
        $display("b    = %b", b);
        $display("a & b = %b", a & b);   // bitwise AND
        $display("a | b = %b", a | b);   // bitwise OR
        $display("a ^ b = %b", a ^ b);   // bitwise XOR
        $display("~a    = %b", ~a);      // bitwise NOT (one operand)
        $display("a ~^ b = %b", a ~^ b); // bitwise XNOR
        $finish;
    end
endmodule

المجموعة الكاملة:

العامل	الاسم	بت الخرج في الموضع N
a & b	AND	a[N] AND b[N]
a | b	OR	a[N] OR b[N]
a ^ b	XOR	a[N] XOR b[N]
a ~& b	NAND	NOT (a[N] AND b[N])
a ~| b	NOR	NOT (a[N] OR b[N])
a ~^ b	XNOR	NOT (a[N] XOR b[N])
~a	NOT	NOT a[N]

لاحظ أن ~& و~| و~^ تُكتب بـ tilde أولًا والعامل ثانيًا. إنها رمز واحد؛ لا توجد مسافة بينهما.

عندما يكون للمعاملين عروض مختلفة، يُمدّد الأضيق بالأصفار يسارًا للمطابقة. إن أردت تمديد الإشارة، استخدم معاملات signed صراحةً مع $signed().

Reduction: من بتات كثيرة إلى واحدة

الأشكال unary لنفس العوامل تختصر vector إلى بت واحدة:

module reduction;
    wire [7:0] data1 = 8'b1111_1111;
    wire [7:0] data2 = 8'b0000_0001;
    wire [7:0] data3 = 8'b0101_0101;
    wire [7:0] data4 = 8'b0000_0000;

    initial begin
        $display("data = %b   &data  |data  ^data  $isunknown", data1);
        $display("       %b      %b     %b     %b", data1, &data1, |data1, ^data1);
        $display("       %b      %b     %b     %b", data2, &data2, |data2, ^data2);
        $display("       %b      %b     %b     %b", data3, &data3, |data3, ^data3);
        $display("       %b      %b     %b     %b", data4, &data4, |data4, ^data4);
        $finish;
    end
endmodule

ماذا يعني كل واحد:

• &data يُرجع 1 إن كانت كل بتات data تساوي 1، وإلا 0. مفيد لفحوصات "هل كل البتات واحد؟".
• |data يُرجع 1 إن كانت أي بت من data تساوي 1، وإلا 0. مفيد لفحوصات "هل هذا غير صفر؟".
• ^data يُرجع parity - XOR لكل البتات. 1 إن كان عدد فردي من 1's، 0 إن زوجي.
• ~&data و~|data و~^data هي معاكسات لما سبق.

ستراها في كل مكان في الشيفرة الحقيقية:

wire empty       = ~|fifo_count;       // empty iff count is zero
wire all_ones    = &mask;              // all bits set
wire parity_bit  = ^data;              // parity of a byte
wire any_request = |request_vector;    // is anything requested?

أشكال reduction موجزة وتُركّب إلى أشجار بوابات واضحة: & يختصر إلى بوابة AND متعددة المداخل، | إلى OR متعددة المداخل، ^ إلى شجرة XOR (وهي أيضًا مولّد parity في العتاد).

أنماط شائعة

ضبط ومسح البتات

wire [7:0] data;
wire [7:0] mask = 8'b0000_1000;

wire [7:0] set     = data | mask;     // forces bit 3 to 1
wire [7:0] cleared = data & ~mask;    // forces bit 3 to 0
wire [7:0] toggled = data ^ mask;     // flips bit 3
wire [7:0] tested  = data & mask;     // zero if bit 3 was 0, non-zero otherwise

هذه نفس اصطلاحات معالجة البتات التي ستستخدمها في C. تُركَّب إلى عمليات بوابة واحدة.

فحص ما إذا كانت قيمة تساوي كل واحدات

wire is_max = &counter;       // 1 if every bit of counter is 1

reduction AND ببوابة واحدة، مقابل كتابة counter == 8'hFF (التي ستعمل أيضًا؛ تُنتج أدوات التركيب عادةً نفس العتاد).

توليد بت parity

module parity_demo;
    reg  [7:0] data;
    wire       parity = ^data;          // even parity bit
    wire       odd_parity = ~^data;     // odd parity bit

    initial begin
        for (integer i = 0; i < 8; i = i + 1) begin
            data = 8'd1 << i;
            #1 $display("data=%b parity=%b odd=%b", data, parity, odd_parity);
        end
        $finish;
    end
endmodule

اكتشاف أي إشارة نشطة

wire any_pending = |request_vector;

إن كان request_vector واسعًا (لنقل 64 طلبًا)، reduction OR يختصر إلى إشارة واحدة يمكنك تغذيتها إلى مُشفِّر أولوية أو محكِّم.

عوامل الإزاحة

ما دمنا في العوامل على مستوى البتات، الإزاحات:

• a << N يزيح a لليسار بمواضع N بت، يملأ بأصفار من اليمين.
• a >> N يزيح a لليمين بمواضع N بت، يملأ بأصفار من اليسار.
• a <<< N إزاحة حسابية لليسار (مثل << لـ unsigned).
• a >>> N إزاحة حسابية لليمين - يملأ ببت الإشارة عندما يكون a signed.

module shifts;
    initial begin
        $display("8'b0011_1100 << 2 = %b", 8'b0011_1100 << 2);
        $display("8'b0011_1100 >> 2 = %b", 8'b0011_1100 >> 2);

        // Arithmetic right shift on signed value preserves sign:
        $display("8'sb1100_0000 >>> 2 = %b", $signed(8'sb1100_0000) >>> 2);
        $finish;
    end
endmodule

الإزاحات بقيمة ثابتة قوة 2 مجانية في العتاد (مجرد إعادة توصيل). الإزاحات بمتغير وقت تشغيل تُنتج barrel shifter، وهو أكبر لكنه ما زال رخيصًا.

ماذا بعد

شاهدت الآن كل عامل يُرجع قيمة واحدة. المستند التالي - Concatenation وReplication - يغطّي صياغة {} و{N{...}} التي تبني vectors أوسع من قطع، والتي ستستخدمها باستمرار عند الربط بين modules بعروض مختلفة.