If-Else في Verilog: المنطق الشرطي في الكتل الإجرائية

صياغة مألوفة، نموذج ذهني مختلف

if/else تبدو تمامًا كـ C:

if (condition) begin
    // ... statements ...
end else begin
    // ... statements ...
end

لكن القواعد مختلفة لأن Verilog ليس برمجيات. شيئان يجب تذكرهما:

1. if/else يعيش فقط داخل كتلة إجرائية. لا يمكنك كتابة if مستقلة على مستوى module.
2. ما يُركَّب منه if/else يعتمد على نوع الكتلة. في كتلة توافقية، يصبح multiplexer أو priority encoder. في كتلة متزامنة مع clock، يصبح flip-flop بمنطق تحديث شرطي.

داخل كتلة توافقية

module max_of_three(
    input  wire [7:0] a,
    input  wire [7:0] b,
    input  wire [7:0] c,
    output reg  [7:0] max
);
    always @(*) begin
        if (a >= b && a >= c)
            max = a;
        else if (b >= c)
            max = b;
        else
            max = c;
    end
endmodule

module test;
    reg [7:0] a, b, c;
    wire [7:0] max;
    max_of_three dut(.a(a), .b(b), .c(c), .max(max));

    initial begin
        a = 8'd10; b = 8'd20; c = 8'd15; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd50; b = 8'd30; c = 8'd40; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        a = 8'd5;  b = 8'd5;  c = 8'd50; #1 $display("max(%0d,%0d,%0d)=%0d", a, b, c, max);
        $finish;
    end
endmodule

كتلة always @(*) التوافقية تعيد التشغيل كلما تغيّر a أو b أو c. سلسلة if/else تختار فرعًا، تُسند max، وتنتهي الكتلة. بما أن max يُسند دائمًا (كل مسار له إسناد)، تُنتج أداة التركيب منطقًا توافقيًا بحتًا - بلا latch.

لاحظ أن max مُعلن reg رغم أنه لا يوجد flip-flop في العتاد. نفس القاعدة كما دائمًا: أي شيء يُسند داخل always يجب أن يكون reg.

فخ Latch

هذا أكثر خطأ شيوعًا في شيفرة التوافقي للمبتدئين:

// WRONG - infers a latch
always @(*) begin
    if (enable)
        out = data;
    // no else! when `enable` is low, what does `out` do?
end

تقرأ أداة التركيب "عندما يكون enable منخفضًا، out لا يُسند" فتقرر أن out يجب أن يتذكر قيمته السابقة. تذكر قيمة يتطلب خلية تخزين، فتُدخل الأداة latch. Latches في التصاميم المتزامنة تُسبّب مشاكل توقيت، وصعبة في الـ reset، وتقريبًا أبدًا ما عنيته.

طريقتان للإصلاح:

// Fix 1: explicit else branch
module no_latch_1(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        if (enable) out = data;
        else        out = 8'd0;
    end
endmodule

// Fix 2: default assignment at the top
module no_latch_2(
    input  wire       enable,
    input  wire [7:0] data,
    output reg  [7:0] out
);
    always @(*) begin
        out = 8'd0;             // default first
        if (enable) out = data; // override if condition holds
    end
endmodule

module test;
    reg en;
    reg [7:0] d;
    wire [7:0] out1, out2;

    no_latch_1 u1(.enable(en), .data(d), .out(out1));
    no_latch_2 u2(.enable(en), .data(d), .out(out2));

    initial begin
        en = 0; d = 8'h55; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        en = 1; d = 8'hAA; #1 $display("en=%b d=%h out1=%h out2=%h", en, d, out1, out2);
        $finish;
    end
endmodule

كلاهما ينتج نفس العتاد التوافقي - mux 2-إلى-1. نمط "افتراضي في الأعلى" يتدرج أفضل عندما يكون لديك كثير من الإسنادات الشرطية لنفس الإشارة.

داخل كتلة متزامنة مع clock

module counter_with_reset(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    output reg  [7:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 8'd0;
        else if (enable)  count <= count + 8'd1;
        // else: implicit hold (count keeps its value - that's what a flip-flop does)
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [7:0] count;

    counter_with_reset dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #50 enable = 0;
        #20 enable = 1;
        #30 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b enable=%b count=%0d", $time, reset, enable, count);
endmodule

لاحظ ما يختلف عن الحالة التوافقية:

• الكتلة always @(posedge clk) - منطقة flip-flop.
• الإسناد يستخدم <= (non-blocking).
• لا else لحالة "لا reset ولا enable". هذا لا بأس به. في كتلة متزامنة مع clock، عندما لا يُطلق أي فرع، يحتفظ flip-flop بقيمته السابقة - وهذا بالضبط ما يفعله flip-flop فيزيائيًا. لا تُستنتج latch لأن الإشارة هي بالفعل register.

هذا هو المكان الوحيد الذي يكون فيه حذف else آمنًا. خارج الكتل المتزامنة مع clock، تعامل دائمًا مع كل مسار.

سلسلة else if: priority encoder

سلسلة من جمل else if لها أولوية ضمنية - الشروط الأبكر تتفوق على اللاحقة:

module priority_encoder(
    input  wire [3:0] requests,
    output reg  [1:0] grant,
    output reg        any
);
    always @(*) begin
        any = |requests;
        if      (requests[0]) grant = 2'd0;
        else if (requests[1]) grant = 2'd1;
        else if (requests[2]) grant = 2'd2;
        else if (requests[3]) grant = 2'd3;
        else                  grant = 2'd0;
    end
endmodule

module test;
    reg [3:0] req;
    wire [1:0] grant;
    wire any;
    priority_encoder dut(.requests(req), .grant(grant), .any(any));

    initial begin
        req = 4'b0000; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b0010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1010; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        req = 4'b1111; #1 $display("req=%b any=%b grant=%0d", req, any, grant);
        $finish;
    end
endmodule

requests[0] هي أعلى أولوية - إن كانت مضبوطة، فالمنحة هي 0 بصرف النظر عما تفعله البتات الأعلى رقمًا. تحوّل أداة التركيب السلسلة إلى mux متتابع: افحص البت 0 أولًا، ثم البت 1، ثم البت 2، ثم البت 3. كل مستوى يضيف قدرًا صغيرًا من التأخير.

إن كانت الشروط متبادلة الإقصاء - لنقل، فكّ ترميز دخل one-hot - فإن جملة case (المستند التالي) تُنتج عتادًا أكثر تسطيحًا وأسرع من سلسلة else if. استخدم شكل case عندما لا يكون هناك متطلب أولوية حقيقي.

if بلا else في الشيفرة المتزامنة مع clock

الكتلة المتزامنة مع clock لا تحتاج else لأن "احتفظ بالقيمة السابقة" هو الافتراضي. هكذا تبني enables:

always @(posedge clk) begin
    if (load) target <= incoming;
    // no else: when load is low, target keeps its value
end

هذا register بـ load-enable. معظم registers الـ pipeline والعدّادات وregisters الإعداد تستخدم هذا النمط.

begin/end والجمل المفردة

مثل C، يمكنك حذف begin/end لجملة واحدة:

if (a) out = 1;
else   out = 0;

لأي شيء يتجاوز جملة واحدة، استخدم الكتلة:

if (a) begin
    out = 1;
    flag = 1;
end else begin
    out = 0;
    flag = 0;
end

النمطان يمتزجان بحرية. تنصح دلائل الأسلوب عمومًا باستخدام begin/end دائمًا لجعل إضافة جملة ثانية مؤلمة أقل.

ماذا بعد

المستند التالي - جملة Case - يغطّي case، وهي الأداة الصحيحة لفك الترميز متعدد الطرق (آلات الحالة، تشفير opcode، جداول ROM). بعد ذلك، حلقات for، التي تختلف بدقة عن نظيراتها في البرمجيات لأنها تُنشر في وقت elaboration.