المنطق المتزامن مع clock في Verilog: Flip-Flops وRegisters وPipelines

وحدة البناء: D flip-flop

كل شيء في التصميم المتزامن يعود إلى قطعة عتاد صغيرة واحدة: D flip-flop. لها دخل clock ودخل بيانات وخرج بيانات. عند كل حافة clock صاعدة، تلتقط قيمة D وتحتفظ بها حتى الحافة التالية. هذا كل شيء.

في Verilog:

always @(posedge clk) begin
    q <= d;
end

ثلاثة أسطر، flip-flop واحد. <= هو non-blocking، وهو بالضبط سلوك flip-flops الحقيقية (مغطى في Blocking مقابل Non-blocking). حساسية posedge clk هي ما يجعلها تسلسلية.

كدّس كثير منها مع منطق توافقي بينها وستحصل على أي دارة متزامنة قد تريد بناءها.

Register بـ Reset

التصاميم الحقيقية تحتاج دائمًا reset - طريقة لوضع النظام في حالة معروفة عند بدء التشغيل أو عند الطلب:

module reg_with_reset #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    input  wire [WIDTH-1:0] d,
    output reg  [WIDTH-1:0] q
);
    always @(posedge clk) begin
        if (reset) q <= 0;
        else       q <= d;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] d;
    wire [7:0] q;

    reg_with_reset dut(.clk(clk), .reset(reset), .d(d), .q(q));

    always #5 clk = ~clk;

    initial begin
        d = 8'hA5;
        #20 reset = 0;
        #10 d = 8'h3C;
        #10 d = 8'hFF;
        #20 $finish;
    end

    always @(posedge clk)
        $display("t=%0t reset=%b d=%h q=%h", $time, reset, d, q);
endmodule

هذا reset متزامن - حالة reset تُقيَّم عند حافة clock مثل أي دخل آخر. تُنتج أداة التركيب flip-flop بـ mux 2-إلى-1 على دخل بياناتها: عندما يكون reset مرتفعًا، يُغذّي mux صفرًا؛ غير ذلك يُغذّي d.

لمعظم التصاميم، reset متزامن هو الخيار الصحيح. توقيت أبسط، يلعب بلطف مع FPGAs، وإشارة reset يمكن أن تأتي من أي مكان - لا تحتاج مصدرها الخاص المُحاذى مع clock.

Register بـ Enable

غالبًا تريد register يُحدَّث فقط عندما يخبره شيء. استخدم if داخل الكتلة المتزامنة مع clock، واعتمد على سلوك "احتفظ بالقيمة السابقة" الضمني لـ else المفقود:

module reg_with_enable(
    input  wire       clk,
    input  wire       reset,
    input  wire       enable,
    input  wire [7:0] d,
    output reg  [7:0] q
);
    always @(posedge clk) begin
        if (reset)       q <= 8'd0;
        else if (enable) q <= d;
        // No else - q holds its previous value, which is what a FF does
    end
endmodule

هذا هو "load-enabled register" المعتاد. يظهر في كل مكان - registers الإعداد، مراحل pipeline التي تتقدم فقط عندما يكون ما يليها جاهزًا، عدّادات تتوقف وتُستأنف. حذف else الأخير متعمَّد وآمن داخل كتلة متزامنة مع clock: flip-flop يتذكر بالفعل قيمته السابقة، فـ "لا تفعل شيئًا" يعني "احتفظ".

في كتلة توافقية، نفس الشيفرة ستستنتج latch. قواعد مختلفة، صياغة نفسها.

عدّاد

العدّاد هو register قيمته التالية هي قيمته الحالية زائد واحد:

module counter #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             enable,
    output reg  [WIDTH-1:0] count
);
    always @(posedge clk) begin
        if (reset)        count <= 0;
        else if (enable)  count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg enable = 0;
    wire [3:0] count;

    counter #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .enable(enable), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  enable = 1;
        #80 $finish;
    end

    always @(posedge clk)
        $display("t=%0t count=%0d", $time, count);
endmodule

العدّاد يزيد كل دورة clock عندما يكون enable مرتفعًا. بعد 16 دورة يلتفّ إلى 0 (لأننا أعلنا 4 بت و15 + 1 يفيض إلى 0). الالتفاف ذاك أصيل في حساب N-بت وهو بالضبط كيف يتصرف عدّاد عتادي حقيقي.

Shift Register

تكديس flip-flops يعطيك shift register. الخدعة هي إجراء كل الإزاحات في جملة non-blocking واحدة:

module shift_register #(
    parameter WIDTH = 4
)(
    input  wire             clk,
    input  wire             reset,
    input  wire             in,
    output reg  [WIDTH-1:0] out
);
    always @(posedge clk) begin
        if (reset) out <= 0;
        else       out <= {out[WIDTH-2:0], in};
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg in = 0;
    wire [3:0] out;

    shift_register #(.WIDTH(4)) dut(.clk(clk), .reset(reset), .in(in), .out(out));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        in = 1; #10;
        in = 0; #10;
        in = 1; #10;
        in = 1; #10;
        in = 0; #40 $finish;
    end

    always @(posedge clk)
        $display("t=%0t in=%b out=%b", $time, in, out);
endmodule

الجسم out <= {out[WIDTH-2:0], in} - اربط البتات السفلى لـ out الحالي مع in الجديد، وأسند الكل. بما أنه non-blocking، يقرأ RHS out القديم قبل أن يُحدَّث LHS. التأثير إزاحة N-بت نظيفة في دورة clock واحدة.

هذا نمط shift register في أصغر شكله. يُعمَّم إلى LFSRs، مرسلات تسلسلية، deserializers - أي تصميم تتحرك فيه البيانات عبر سلسلة من flip-flops في كل clock.

Pipelines

Pipeline هو سلسلة من registers مفصولة بمنطق توافقي. كل مرحلة تعالج بيانات من المرحلة السابقة وتُغذّي التالية:

module pipelined_add(
    input  wire        clk,
    input  wire        reset,
    input  wire [7:0]  a, b, c, d,
    output reg  [9:0]  result
);
    reg [8:0] stage1_ab, stage1_cd;
    reg [9:0] stage2;

    always @(posedge clk) begin
        if (reset) begin
            stage1_ab <= 0;
            stage1_cd <= 0;
            stage2    <= 0;
            result    <= 0;
        end else begin
            // Stage 1: two parallel adds.
            stage1_ab <= a + b;
            stage1_cd <= c + d;
            // Stage 2: combine the two partial sums.
            stage2    <= stage1_ab + stage1_cd;
            // Stage 3: forward to output.
            result    <= stage2;
        end
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg [7:0] a, b, c, d;
    wire [9:0] result;

    pipelined_add dut(.clk(clk), .reset(reset), .a(a), .b(b), .c(c), .d(d), .result(result));

    always #5 clk = ~clk;

    initial begin
        a = 0; b = 0; c = 0; d = 0;
        #12 reset = 0;
        a = 10; b = 20; c = 30; d = 40; #10;
        a = 1;  b = 2;  c = 3;  d = 4;  #10;
        a = 5;  b = 5;  c = 5;  d = 5;  #40;
        $finish;
    end

    always @(posedge clk)
        $display("t=%0t a=%0d b=%0d c=%0d d=%0d result=%0d", $time, a, b, c, d, result);
endmodule

ثلاث مراحل، ثلاث دورات تأخير، لكن نتيجة جديدة كل دورة بمجرد امتلاء pipeline. التأخير 3 ساعات لأن البيانات تمر عبر ثلاث flip-flops؛ الإنتاجية 1 عملية لكل clock لأن المراحل الثلاث تعمل في وقت واحد على مدخلات مختلفة.

هكذا تصل التصاميم عالية الأداء إلى أهداف إنتاجيتها: أبقِ المراحل قصيرة، اعمل pipeline أعمق، ودع التوازي يقوم بالعمل.

Reset غير متزامن (عندما تحتاجه)

أحيانًا لا تستطيع انتظار حافة clock لتأكيد reset - الشريحة تُغلَق، الساعة مُغلَقة، watchdog خارجي يسحب الخط. في تلك الحالات:

always @(posedge clk or negedge reset_n) begin
    if (~reset_n) q <= 0;
    else          q <= d;
end

قائمة الحساسية الآن لها حافة clock وحافة reset. يستجيب flip-flop فورًا لأي منهما. reset_n بالعرف active-low (مؤكَّد عندما منخفض)، لهذا الاختبار ~reset_n.

Reset غير متزامن له مقايضات: أصعب في تحليل الزمن، يمكن أن يُسبّب metastability إن لم يُعالَج بعناية عند رفع التأكيد، غير محمول عبر كل بنى FPGA. استخدم reset متزامن افتراضيًا، غير متزامن فقط عندما يتطلب التصميم.

ماذا بعد

تستطيع الآن بناء أي datapath متزامن. المستند التالي - آلات الحالة المنتهية - يضع register متزامن مع clock مع جملة case لإنتاج اصطلاح FSM القياسي: حصان العمل لكل متحكم ومحرّك بروتوكول وكتلة اتخاذ قرار في التصميم الرقمي.