الأرقام الحرفية في Verilog: ثنائي، ست عشري، عشري، وثوابت محددة الحجم

تشريح ثابت محدد الحجم

ثابت Verilog له ما يصل إلى ثلاثة أجزاء:

8'b1010_1100
│  │ │
│  │ └─ digits in the chosen base
│  └─── base specifier: b (binary), h (hex), d (decimal), o (octal)
└────── width in bits (decimal)

قراءة من اليسار: "قيمة 8 بت، مكتوبة بالنظام الثنائي، أرقامها 10101100". هذه 172 عشريًا، 0xAC ست عشريًا، نفس البتات بأي طريقة كتبتها. العرض يخبر المترجم بعدد البتات بالضبط لتخصيصها؛ والقاعدة تخبره كيف يُفسّر الأرقام.

الشرطات السفلية فواصل بصرية. 32'b1010_1100_0011_0101 هي نفسها 32'b1010110000110101. استخدمها.

القواعد الأربع

module bases;
    initial begin
        $display("binary  4'b1010 = %0d", 4'b1010);   // 10
        $display("hex     8'hFF   = %0d", 8'hFF);     // 255
        $display("decimal 16'd100 = %0d", 16'd100);   // 100
        $display("octal   6'o77   = %0d", 6'o77);     // 63
        $finish;
    end
endmodule

ست عشري (h) هو المعيار لأي شيء أعرض من 4 بت. ثنائي (b) هو المعيار عندما تريد قراءة أنماط بتات مباشرة. عشري (d) للعدد ذي المعنى للبشر. ثُماني (o) موجود لكنك لن تراه تقريبًا أبدًا.

أرقام Hex غير حساسة لحالة الأحرف: 8'hAB و8'hab متطابقان.

ماذا يحدث عندما لا تتسع القيمة؟

إن لم تملأ أرقامك العرض المُعلن، يُمدّد Verilog بالأصفار يسارًا:

8'b101       // equivalent to 8'b00000101  (= 5)
8'hF         // equivalent to 8'h0F        (= 15)

إن تجاوزت أرقامك العرض المُعلن، يُقصّر Verilog البتات العالية مع تحذير:

4'hFF        // truncates to 4'hF, simulator warns
4'b10000     // truncates to 4'b0000

التحذير صديقك. لا تُخمده.

محدد الحجم مقابل غير محدد

ثابت بدون عرض:

'd10    // unsized, takes default size (≥32 bits)
10      // also unsized - no base means decimal

الثوابت غير محددة الحجم تُفترض 32 بت في معظم الأدوات. هذا مصدر فئة كاملة من الأخطاء:

reg [7:0] count;
if (count == -1) ...      // -1 is unsized 32-bit; comparison gets weird

الإصلاح هو كتابة 8'hFF بدلًا من -1، أو 8'd255، أو {8{1'b1}}. حدد دائمًا حجم الثوابت عندما تُستخدم في تعابير حساسة للعرض.

المكان الوحيد الذي تكون فيه الثوابت غير محددة الحجم لا بأس بها هو عدّادات الأعداد الصحيحة في حلقات for في testbench، حيث يكون الـ integer واسعًا كفاية ولا يحدث شيء مفاجئ.

الثوابت signed

افتراضيًا، الثوابت محددة الحجم unsigned:

8'd255   // unsigned 255
8'b1111_1111   // unsigned 255 - same bit pattern, just written differently

إن أردت تفسير الثابت كـ signed، أضف s بعد علامة الاقتباس:

8'sd10           // signed 10
8'sb1111_1111    // signed -1 (two's complement)

علم s يهم لـ:

• عوامل <<< و>>> (الإزاحات الحسابية) - تُمدّد إشارة المعاملات signed.
• عوامل المقارنة على تعابير signed مختلطة.
• تحويلات $signed/$unsigned.

لمعظم الحسابات العادية على إشارات bus، ستترك s.

ثوابت بـ X وZ

رقم حرفي يمكن أن يكون x (مجهول) أو z (معاوقة عالية):

module xz_literals;
    initial begin
        $display("partial unknown: %b", 8'b1010_xxxx);
        $display("partial high-Z:  %b", 8'b0000_zzzz);
        $display("all unknown:     %b", 8'bx);
        $finish;
    end
endmodule

8'bx اختصار لـ "كل البتات الـ 8 مجهولة" - تنتشر القيمة لتملأ العرض المُعلن. أرقام x شائعة في حالات default لآلات الحالة وفي التهيئة. نغطّي الدلالات في قيم X وZ.

أين تظهر الثوابت محددة الحجم في الممارسة

بمجرد أن تبدأ كتابة modules حقيقية، تظهر الثوابت محددة الحجم في كل مكان:

// Bus widths
input  wire [31:0] addr;
wire [31:0] zero = 32'h0;
wire [31:0] all_ones = 32'hFFFF_FFFF;

// State encodings
localparam IDLE = 3'd0;
localparam BUSY = 3'd1;
localparam DONE = 3'd2;

// Masks
wire is_msb_set = data & 32'h8000_0000;

// Comparisons
if (counter == 8'd255) ...

// Reset values
always @(posedge clk) begin
    if (reset) data_out <= 8'd0;
    else       data_out <= data_in;
end

النمط ثابت: اكتب العرض، اكتب القاعدة، اكتب الأرقام. كل ثابت تلجأ إليه له نفس الشكل.

جولة اختبار

module literal_tour;
    reg [7:0]  byte_val;
    reg [15:0] word_val;
    reg [31:0] big_val;

    initial begin
        byte_val = 8'hAC;
        word_val = 16'b1010_1100_0011_0101;
        big_val  = 32'd1_000_000;

        $display("byte_val = %h (decimal %0d)", byte_val, byte_val);
        $display("word_val = %h (decimal %0d)", word_val, word_val);
        $display("big_val  = %h (decimal %0d)", big_val,  big_val);

        // Underscores are just visual.
        if (32'd1_000_000 == 32'd1000000) $display("yes, underscores are ignored");

        $finish;
    end
endmodule

لديك الآن كل ما تحتاجه لكتابة أي ثابت قد يريده module من Verilog. القطعة الأخيرة من قصة أنواع البيانات هي ما يحدث عندما لا تكون الإشارة 0 أو 1 نظيفة - قيمتا x وz.