قيم X وZ في Verilog: الإشارات المجهولة وعالية المعاوقة مشروحة

منطق ثنائي الحالات مقابل رباعي الحالات

في البرمجيات، البت هي 0 أو 1. في Verilog، يمكن أن تكون البت إحدى أربع قيم:

• 0 - السلك مَقُود إلى الأسفل.
• 1 - السلك مَقُود إلى الأعلى.
• x - قيمة السلك مجهولة. لا يستطيع المحاكي تحديدها.
• z - السلك في معاوقة عالية. لا شيء يقوده.

نموذج الحالات الأربع موجود لأن العتاد لديه نفس المشكلة. سلك حقيقي يمكن ربطه إلى الأسفل، أو الأعلى، أو غير معرَّف (مَقُود بمصدرين يتصارعان)، أو طائف (بلا قائد على الإطلاق). على المحاكي نمذجة الأربع جميعًا ليكون مفيدًا.

كيف تظهر x

شغّل هذا وانظر إلى الخرج:

module unknown_demo;
    reg [3:0] a;
    reg [3:0] b;
    wire [3:0] c;

    // `a` is never assigned.
    assign c = a + b;

    initial begin
        b = 4'd5;
        #1 $display("a=%b b=%b c=%b", a, b, c);
        $finish;
    end
endmodule

a مُعلن لكن لم يُكتب إليه أبدًا، فيبقى عند x. جمع x + 5 يُنتج x - أي حساب مع مجهول يُنتج مجهولًا. الخرج يقرأ ما يساوي aaaa من x's.

مصادر شائعة لـ x في تصاميمك:

• reg مُعلن لكن لم يُعَد ضبطه أبدًا (معظم Verilog القابل للتركيب يستخدم reset صريحًا لمسحها).
• جملة case بلا default، تُضرب بقيمة دخل لم تطابق أي حالة.
• wire فقد قائده الوحيد بعد إعادة هيكلة.
• سلسلة if/else حيث لا يُسند فرع إشارة يُسندها الآخر (يحبس x إن لم يُغطَّ).
• القراءة وراء نهاية vector أو array.

انتشار X: قطعة صغيرة من x تُفسد كل شيء

الشيء القاسي بشأن x هو انتشارها. بت x واحدة في معامل تحوّل النتيجة كلها إلى x:

module x_propagation;
    initial begin
        $display("0       & 1'bx = %b", 1'b0 & 1'bx);   // 0 - the AND identity wins
        $display("1       & 1'bx = %b", 1'b1 & 1'bx);   // x
        $display("1       | 1'bx = %b", 1'b1 | 1'bx);   // 1 - the OR identity wins
        $display("0       | 1'bx = %b", 1'b0 | 1'bx);   // x
        $display("0       + 1'bx = %b", 1'b0 + 1'bx);   // x - arithmetic always taints
        $display("4'hF    & 4'bxx10 = %b", 4'hF & 4'bxx10);
        $finish;
    end
endmodule

لاحظ أن 0 & x هي 0 (AND مع 0 دائمًا 0) و1 | x هي 1 (OR مع 1 دائمًا 1). المحاكي متشائم بت بت لكنه يحترم الهويات. الحساب والمقارنة ليسا كذلك.

لهذا يمكن لـ register غير مُهيَّأ واحد أن يجعل bus خرج كامل يصبح xxxx. تتبّع للخلف من أي x وستجد المصدر.

كيف تظهر z

z هي قيمة سلك لا يقوده أحد:

module z_demo;
    wire [3:0] floating;   // declared, no driver
    reg  enable;
    wire data_out;
    reg  data;

    // A tri-state output: drives `data` when `enable` is high, releases when low.
    assign data_out = enable ? data : 1'bz;

    initial begin
        $display("floating = %b", floating);   // zzzz

        enable = 1; data = 1; #1 $display("driven:  data_out = %b", data_out);
        enable = 0;            #1 $display("released:data_out = %b", data_out);
        $finish;
    end
endmodule

نمطان في تلك الشيفرة:

• floating مُعلن فقط ولم يُقد أبدًا. يأخذ افتراضيًا z.
• data_out هو tri-state متعمَّد. عندما يكون enable منخفضًا، يحرر الخرج صراحةً إلى z. هكذا "يتركه" قائد bus حتى يستطيع قائد آخر تولّيه.

على المنطق الداخلي، z تقريبًا دائمًا خاطئة. على pin ثنائي الاتجاه أو bus مشترك، z صحيحة تمامًا.

المقارنة بـ == مقابل ===

عامل المساواة العادي == يُرجع x عندما يكون لأي معامل بت x أو z:

module compare_demo;
    initial begin
        $display("1'b1 == 1'b1 = %b", 1'b1 == 1'b1);     // 1
        $display("1'b1 == 1'bx = %b", 1'b1 == 1'bx);     // x  - not useful
        $display("1'bx == 1'bx = %b", 1'bx == 1'bx);     // x  - also not useful

        $display("1'b1 === 1'b1 = %b", 1'b1 === 1'b1);   // 1
        $display("1'b1 === 1'bx = %b", 1'b1 === 1'bx);   // 0
        $display("1'bx === 1'bx = %b", 1'bx === 1'bx);   // 1

        $display("$isunknown(1'bx) = %b", $isunknown(1'bx));   // 1
        $finish;
    end
endmodule

=== (وشريكتها !==) تُجري مقارنة صارمة بت بت بما في ذلك x وz. استخدمها كلما احتجت اختبار x/z في testbench. === غير قابل للتركيب، لكن داخل كتلة initial في testbench لا يهم.

دالة النظام $isunknown(expr) هي أنظف طريقة لتسأل "هل لهذا التعبير أي بتات x أو z؟" - تُرجع 1 إن نعم، 0 إن لا.

استخدام x كـ don't-care متعمَّد

نمط مثير للجدل لكنه شرعي: 'x في حالة default لآلة حالة تخبر أداة التركيب "هذه الحالة غير قابلة للوصول، حسّن بحرية":

case (state)
    IDLE:    next_state = go ? RUNNING : IDLE;
    RUNNING: next_state = done ? IDLE : RUNNING;
    default: next_state = 'x;   // unreachable
endcase

يمكن لأداة التركيب استخدام x لدمج الحالات وتقليل عدد البوابات. في المحاكاة، إن كان منطقك خاطئًا والحالة الافتراضية تُصل فعلًا، فسترى x تنتشر من next_state ويصبح الخطأ ظاهرًا فورًا.

استخدم هذا فقط عندما تكون قد فكرت في ما إذا كانت الحالة الافتراضية غير قابلة للوصول حقًا. إن لم تفعل، اضبط الافتراضي على حالة آمنة بدلًا من ذلك.

وصفة تنقيح شائعة

تحدّق في waveform مليء بـ x. الوصفة:

1. اعثر على أبكر x. سِر بـ waveform للخلف في الزمن. أبكر إشارة تصبح x هي الأقرب للمصدر.
2. اعثر على قائدها. افتح المصدر. ما الذي يُسند هذه الإشارة؟ assign؟ كتلة always؟
3. افحص مدخلات القائد. إن كان للقائد أي x في الطرف الأيمن، فالانتشار يفعل ما يفترض - الخطأ في الأعلى.
4. إن كان للقائد مدخلات نظيفة لكنه يُنتج x، فالقائد ناقص. case مفقود default، أو if مفقود else، أو register مفقود reset.

معظم أخطاء عاصفة x تتلخص في واحد من: reset مفقود، أو default مفقود، أو sub-module غير موصول.

ماذا بعد

لديك الآن قصة أنواع البيانات الكاملة: wire/reg، vectors، parameters، الأرقام الحرفية، ونموذج المنطق رباعي الحالات. الفصل التالي يبدأ في استخدام كل ذلك لبناء تعابير - عوامل من كل نكهة، بما في ذلك العوامل على مستوى البتات التي لن تكون منطقية في البرمجيات.