ما هو Verilog؟ دليل المبتدئين للغة وصف العتاد (HDL)

لغة لوصف الدارات

معظم اللغات التي قابلتها - Python وJavaScript وGo - تصف تسلسلًا من التعليمات تنفّذها وحدة المعالجة المركزية. أما Verilog فيصف دارة. تكتب ما هي الأسلاك الموجودة، وما هي السجلات (registers) الموجودة، وكيف تتدفّق الإشارات بينها. عندئذٍ يستطيع المحاكي إعادة تشغيل سلوك الدارة، كما تستطيع أداة التركيب (synthesis) ترجمة النص نفسه إلى البوابات وflip-flops الخاصة بشريحة حقيقية.

هذا هو التعريف في سطر واحد. أما استيعاب آثاره فيستغرق وقتًا أطول.

module hello;
    initial begin
        $display("hello from verilog");
        $finish;
    end
endmodule

تبدو هذه الشيفرة وكأنها برنامج صغير: module وكتلة initial ومهمة نظام $display. اضغط Run وستظهر hello from verilog. لكن خلف الكواليس، لا يُنفّذ المحاكي دالة - إنه يتظاهر بأن الزمن يمضي ويُسيّر الدارة خطوة بخطوة. لهذا السبب سترى $finish في كل مكان: لا بد لأحد أن يُخبر المحاكي بالتوقف.

ماذا يعني "وصف العتاد" فعلًا

سطر من C يعمل عندما يصل عدّاد البرنامج إليه. أما سطر من Verilog فيصف قطعة من الدارة موجودة دائمًا. تأمّل:

assign y = a & b;

هذه ليست "احسب y مرة واحدة". هذه تعني "يوجد سلك y، وفي كل لحظة زمنية يساوي a AND b". غيّر a أو b ويتبعها y فورًا. عدة جمل assign في module واحد ليست تسلسلًا - بل هي أوصاف متوازية لقطع منفصلة من الدارة.

هذه هي السمة المميزة لـ Verilog ومصدر كل خطأ يقع فيه المبتدئون. معظم ما تكتبه يصف أشياء تحدث بالتوازي، والقليل من البُنى التي تبدو وكأنها جمل مرتبة (داخل كتل initial وalways) تبدو كذلك فقط لأن المحاكي يتظاهر.

ماذا تبني باستخدام Verilog

سترى Verilog مستخدمًا في كل مستوى من المكدّس الرقمي:

• المنطق التوافقي (Combinational). الجامعات (adders)، والـ multiplexers، والمفكّكات (decoders)، وشرائح ALU - أي شيء يعتمد فيه الخرج فقط على المدخلات الحالية.
• المنطق التسلسلي (Sequential). العدّادات، وسجلات الإزاحة (shift registers)، وآلات الحالة المنتهية (FSM)، وأي شيء مُتزامن مع posedge clk.
• نوى المعالجات. من معالجات CPU التعليمية في الدورات الجامعية إلى نوى RISC-V مفتوحة المصدر التي تُشحن في سيليكون حقيقي، يكون RTL عادةً Verilog أو SystemVerilog.
• تصاميم FPGA. المنطق المُحمَّل على Xilinx أو Intel FPGA - الشبكات، ومعالجة الصور، والتحكم المُضمَّن - مكتوب بأغلبية ساحقة بـ Verilog.
• شرائح ASIC. الشرائح المخصصة داخل هاتفك وراوترك وسيارتك - تصميم الواجهة الأمامية هو HDL، وVerilog أحد الخيارين السائدين.

لا تحتاج إلى أي من هذا العتاد للتعلم. كل ما في هذه المستندات يعمل في محاكٍ يعمل على المتصفح.

المحاكاة مقابل التركيب (Simulation vs Synthesis)

هناك طريقتان "لتشغيل" Verilog، وليستا الشيء نفسه:

• المحاكاة (Simulation) تعيد تشغيل سلوك الدارة في صورة برمجية. يقرأ المحاكي (Icarus Verilog، Verilator، ModelSim، الأدوات التجارية) modules مع testbench - شيفرة تقود المدخلات - وينتج عنه: سجلات نصية، ومخططات الموجات (waveforms)، وتقارير نجاح/فشل.
• التركيب (Synthesis) يأخذ مجموعة فرعية من Verilog ويُترجمها إلى netlist من بوابات حقيقية. أداة من الشركة المصنّعة (Vivado، Quartus، أدوات design-compiler في الشركات الكبيرة) تتولى التعيين. على Verilog القابل للتركيب أن يلتزم بقواعد إضافية - كتل initial واستدعاءات $display غير موجودة في السيليكون.

محرر المتصفح في هذه الصفحات يقوم بالمحاكاة. هذا كل ما تحتاجه إلى أن تبدأ شحن شريحة حقيقية أو برمجة FPGA.

Verilog مقابل SystemVerilog

إذا بحثت، فسترى كلا الاسمين. SystemVerilog هي مجموعة فائقة (superset) - تحتفظ بكل بناء من Verilog وتضيف ميزات موجّهة في الأغلب نحو التحقق (classes، اختبار عشوائي مقيد، assertions، interfaces، ونظام أنواع أغنى بكثير). كل ما تتعلمه هنا صالح كذلك في SystemVerilog. الاسمان يندمجان عمليًا؛ تقبل معظم الأدوات الاثنين، ومعظم الملفات تنتهي بـ .v بصرف النظر عن ذلك. سنقول "Verilog" طوال هذه المستندات.

Verilog مقابل VHDL

كلاهما لغة لوصف العتاد. وكلاهما معيار IEEE. وكلاهما موجود منذ الثمانينات. الفروقات:

• الصياغة. Verilog مشتق من C - أقواس، كلمات مفتاحية موجزة، قواعد أنواع أكثر تساهلًا. VHDL مشتق من Ada - أكثر إسهابًا، وأشد صرامة بشأن الأنواع.
• الجغرافيا. يسود Verilog في التصميم التجاري الأمريكي. لا يزال VHDL شائعًا في أوروبا، وفي الأعمال الدفاعية، وفي قواعد الشيفرات القديمة.
• القدرة. متكافئان تقريبًا في ما يمكنهما التعبير عنه. اختر بناءً على ما يستخدمه فريقك.

إذا كنت تتعلم HDL لأول مرة، فإن Verilog له منحدر أكثر سلاسة - صياغة أصغر، وأكثر تساهلًا، ومكتبة الأمثلة المتاحة على الإنترنت أكبر.

كيف تُشغّل هذه المستندات Verilog

يستخدم المحرر أدناه Icarus Verilog (iverilog) خلف الكواليس. يُترجم مصدرك إلى محاكٍ ويُشغّله داخل sandbox. لا حاجة لترخيص Vivado، ولا تثبيت Quartus، ولا لوحة FPGA. تكتب module مع testbench صغير، تضغط Run، فترى الخرج ومخطط الموجة.

module counter(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    counter dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        $dumpfile("dump.vcd");
        $dumpvars(0, test);
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

هذا عدّاد كامل 4 بت مع testbench. الـ module counter هو التصميم تحت الاختبار (DUT)؛ بينما يقوم module test بتوليد الساعة، وإطلاق reset، وطباعة القيمة في كل دورة. شغّله وسترى count ينتقل من 0 إلى 15 ثم يلتفّ. افتح تبويب Waveform وسترى الشيء نفسه على هيئة انتقالات للجهد.

ماذا بعد

لديك الآن من السياق ما يكفي لتبدأ كتابة modules. المستند التالي - العتاد مقابل البرمجيات - يقضي وقتًا أكثر قليلًا في تحوّل النموذج الذهني، لأنه أكبر عثرة لمبرمجي Verilog الجدد. بعد ذلك، تثبيت محاكٍ محلي (اختياري - المتصفح يكفي)، ثم كتابة أول module من الصفر، وبقية اللغة.

تأنَّ في خطواتك. الصياغة صغيرة؛ النموذج الذهني هو العمل الحقيقي.