Verilog wire مقابل reg: متى تستخدم أيهما (مع أمثلة)

اسمان، وظيفة واحدة

كل إشارة في Verilog لها نوع. النوعان الأولان اللذان ستلتقي بهما هما wire وreg. كلاهما يمكن أن يحمل قيمة. كلاهما يمكن أن يكون بت واحدة أو متعدد البت. الفرق ليس عن ماهية الإشارة - بل عن من يقودها.

• إشارات wire تُقاد خارج الكتل الإجرائية - بجمل assign، أو بمخارج sub-modules، أو بمنافذ دخل module.
• إشارات reg تُقاد داخل الكتل الإجرائية - initial أو always.

هذه القاعدة بالكامل. الأسماء غريبة لأنها سبقت الطريقة الحديثة لكتابة Verilog. reg لا يصبح دائمًا register في العتاد. تابع القراءة لمعرفة السبب.

wire: الوصلة المستمرة

wire هو سلك كهربائي. يحمل ما يُنتجه قائده، باستمرار. طريقتان لقيادة wire:

module wires(input wire a, input wire b, output wire y, output wire z);
    // Driven by a continuous assignment.
    assign y = a & b;

    // Driven by a sub-module output - shown for completeness.
    // (the actual sub-module is omitted here)
    assign z = a | b;
endmodule

module test;
    reg a, b;
    wire y, z;

    wires dut(.a(a), .b(b), .y(y), .z(z));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b z=%b", a, b, y, z);
        end
        $finish;
    end
endmodule

ثلاث ملاحظات:

• y وz مُعلنان wire في module وwire مرة أخرى في testbench.
• يُقادان بـ assign - هذا شكل continuous-assignment. يُعاد حساب الطرف الأيمن كلما تغيّرت أي إشارة فيه.
• لا يمكننا كتابة y = a & b داخل كتلة always مع إبقاء y كـ wire. سيرفضها المترجم.

إن نسيت كلمة wire، فإن Verilog يُعلن عن الإشارة ضمنيًا على أنها wire بت واحدة - وهو أحيانًا ملائم وأحيانًا خطأ صامت. معظم الفرق تُفعّل خيار أداة يُخطئ عند الأسلاك الضمنية. كن صريحًا وتجنب الفخ.

reg: تخزين داخل كتلة إجرائية

reg هو إشارة تُسند إليها داخل initial أو always. الاسم بقايا من أيام اللغة الأولى عندما كان "reg" يشبه "register"؛ في الاستخدام الحديث، reg هو فقط نوع أي إشارة تكتب إليها شيفرة إجرائية.

module regs(input wire clk, input wire reset, output reg [3:0] count);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [3:0] count;

    regs dut(.clk(clk), .reset(reset), .count(count));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #80 $finish;
    end

    always @(posedge clk) $display("t=%0t count=%0d", $time, count);
endmodule

count هو reg داخل module (لأن كتلة always تكتب إليه) وwire في testbench (لأن منفذ خرج DUT يقوده). نفس الإشارة، أدوار مختلفة، أنواع مختلفة في كل نطاق.

لماذا لا يعني "reg" دائمًا "register"

إليك أكثر فخ شيوعًا للمبتدئين. هذا module يُعلن عن y كـ reg - لكن العتاد المُركَّب لا يحوي flip-flop:

module not_a_register(input wire a, input wire b, output reg y);
    always @(*) begin
        y = a & b;
    end
endmodule

module test;
    reg a, b;
    wire y;

    not_a_register dut(.a(a), .b(b), .y(y));

    initial begin
        for (integer i = 0; i < 4; i = i + 1) begin
            {a, b} = i[1:0];
            #1 $display("a=%b b=%b y=%b", a, b, y);
        end
        $finish;
    end
endmodule

كتلة always @(*) حساسة لـ أي تغيّر في الدخل. إنها توافقية. أداة تركيب ترى هذا النمط وتُنتج بوابة AND - لا flip-flop، لا ساعة، فقط منطق. كلمة reg متطلب نحوي بحت لأن y مُسند داخل always.

للحصول على flip-flop فعلي، يجب أن تكون كتلة always حساسة لحافة ساعة:

always @(posedge clk) begin
    q <= d;
end

هذا هو النمط "أداة التركيب رجاءً اصنعي flip-flop": قائمة حساسية متزامنة مع clock، non-blocking assignment. نفس كلمة reg، عتاد مختلف تمامًا. نغطّي التمييز في كتلة Always وBlocking مقابل Non-blocking.

القرار في الممارسة

في كل مرة تُعلن إشارة، اسأل: كيف سأقودها؟

• ستقود بـ assign؟ → wire.
• توصيل بمنفذ خرج sub-module؟ → wire.
• منفذ دخل module؟ → wire. (المداخل دائمًا wire.)
• ستقود من initial أو always؟ → reg.
• منفذ خرج module تقوده شيفرة إجرائية؟ → output reg.
• منفذ خرج module يقوده assign؟ → output wire. (أو فقط output - الاتجاه وحده يفترض wire.)

شجرة القرار هذه تغطّي كل وضع ستلتقي به في Verilog العادي.

تنازع القائدين

إشارات wire يمكن نظريًا أن يكون لها قائدون متعددون - هكذا تعمل tri-state buses، حيث يمكن لعدة modules قيادة نفس السلك وتذهب الخاملة إلى المعاوقة العالية (z). للمنطق العادي، جملتا assign تكتبان لنفس السلك تُنتجان سلوكًا غير معرَّف:

assign y = a;
assign y = b;   // BAD - y has two drivers

قد يختار المحاكي إحداها، أو يُخرج الإشارة X، حسب الأداة. على أي حال، إنه خطأ. قائد واحد لكل سلك ما لم تكن تبني bus صراحةً.

إشارات reg يمكن أن تُقاد فقط من كتلة إجرائية واحدة. كتلتا always تُسندان لنفس reg خطأ تركيب وغريب في المحاكاة. نفس القاعدة: قائد واحد.

تحديث SystemVerilog: logic

SystemVerilog (المجموعة الفائقة التي تطور Verilog إليها) تضيف كلمة مفتاحية واحدة تحلّ محل الاثنين: logic. يمكن أن تُقاد إشارة logic بـ assign أو بكتلة إجرائية - لكن ليس كليهما - والمترجم يمنعك من إعداد خطأ قائد متعدد بالخطأ.

module modern(input logic a, input logic b, output logic y);
    assign y = a ^ b;
endmodule

إن كنت تبدأ مشروعًا من الصفر وأداتك تدعم SystemVerilog (وهو ما يفعله المحرر في هذه الصفحة، مع -g2012)، فاستخدام logic في كل مكان يُبسّط القواعد. ملفات .v العادية ما زالت تحتاج إلى تقسيم wire/reg، وسترى كلا الأسلوبين في البرية إلى الأبد.

ماذا بعد

المستند التالي - Vectors and Arrays - يأخذ نفس النوعين ويُظهر كيف تجعلهما متعددي البت. عروض الـ buses، النطاقات، packed dimensions، الفرق بين vector من البتات وarray من vectors. كل ما تحتاجه قبل أن تستطيع بناء أي شيء أكبر من جامع بت واحدة.