Parameters في Verilog: جعل modules قابلة للضبط

ثوابت بلمسة

parameter هو ثابت - يختار المترجم قيمته ويُضمّنها في التصميم قبل بدء المحاكاة. اللمسة هي أن من يأخذ نسخة من module يمكنه تغيير القيمة. ملف المصدر نفسه لـ module يمكن أن يُنتج دارات بأحجام مختلفة بحسب كيف يضبطها المستدعون.

هكذا تبني IP قابل لإعادة الاستخدام. module FIFO بـ parameters WIDTH وDEPTH يستطيع خدمة كل فريق في شركة. عدّاد بـ parameter WIDTH هو نفس المصدر سواء يعدّ إلى 16 أم 4 مليارات.

إعلان parameter أساسي

module counter #(
    parameter WIDTH = 8
)(
    input  wire             clk,
    input  wire             reset,
    output reg  [WIDTH-1:0] count
);
    always @(posedge clk) begin
        if (reset) count <= 0;
        else       count <= count + 1;
    end
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    wire [7:0] count8;
    wire [15:0] count16;

    // Default WIDTH = 8
    counter dut8(.clk(clk), .reset(reset), .count(count8));

    // Override WIDTH to 16 for this instance
    counter #(.WIDTH(16)) dut16(.clk(clk), .reset(reset), .count(count16));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #40 $display("after 4 clocks: count8=%0d count16=%0d", count8, count16);
        $finish;
    end
endmodule

ثلاث قطع جديدة من الصياغة:

1. كتلة parameter: #( parameter WIDTH = 8 ) بين اسم module وقائمة المنافذ. القيمة الافتراضية 8 هي ما يستخدمه module عندما لا يتجاوز أحد.
2. موقع الاستخدام: output reg [WIDTH-1:0] count. parameter هو فقط ثابت - نُدخله في نطاق البتات. نفس مصدر module يُنتج خرجًا 8 بت أو 16 بت بحسب WIDTH.
3. صياغة التجاوز: counter #(.WIDTH(16)) dut16(...) عند الـ instantiation. تذهب كتلة #(...) قبل اسم النسخة، بعد اسم module. أي parameters لا تذكرها تحتفظ بقيمها الافتراضية.

localparam: ثوابت داخلية

ثمة ثوابت لا تريد للمستدعين تجاوزها. ترميز الحالات هو الحالة الكلاسيكية:

module fsm(input wire clk, input wire reset, input wire go, output reg busy);
    // States are an implementation detail; nobody outside should care.
    localparam IDLE    = 2'd0;
    localparam RUNNING = 2'd1;
    localparam DONE    = 2'd2;

    reg [1:0] state;

    always @(posedge clk) begin
        if (reset) state <= IDLE;
        else begin
            case (state)
                IDLE:    if (go) state <= RUNNING;
                RUNNING: state <= DONE;
                DONE:    state <= IDLE;
            endcase
        end
    end

    always @(*) busy = (state != IDLE);
endmodule

module test;
    reg clk = 0;
    reg reset = 1;
    reg go = 0;
    wire busy;

    fsm dut(.clk(clk), .reset(reset), .go(go), .busy(busy));

    always #5 clk = ~clk;

    initial begin
        #12 reset = 0;
        #5  go = 1;
        #10 go = 0;
        #40 $finish;
    end

    always @(posedge clk) $display("t=%0t state=%0d busy=%b", $time, dut.state, busy);
endmodule

localparam يجعل IDLE وRUNNING وDONE متاحة داخل module لكنها غير قابلة للتجاوز من الـ instantiation. هذا الاختيار الصحيح - تغيير ما تعنيه IDLE من قيمة حالة من خارج module مرعب.

استخدم parameter لأشياء يجب أن يضبطها المستدعون (عروض، أعماق، خيارات سلوك) وlocalparam لكل ما عداها. نمط شائع هو اشتقاق localparams من parameters:

parameter WIDTH = 32;
localparam WIDTH_M1 = WIDTH - 1;   // مُحسَب مرة؛ غير قابل للتجاوز

عروض بـ parameters في الممارسة

أكثر استخدامات parameters شيوعًا هو جعل عروض buses مرنة. إليك جامع يعمل بأي عرض:

module adder #(
    parameter WIDTH = 8
)(
    input  wire [WIDTH-1:0] a,
    input  wire [WIDTH-1:0] b,
    output wire [WIDTH:0]   sum    // +1 for carry-out
);
    assign sum = a + b;
endmodule

module test;
    reg  [3:0]  a4, b4;
    wire [4:0]  sum4;
    reg  [15:0] a16, b16;
    wire [16:0] sum16;

    adder #(.WIDTH(4))  small(.a(a4),  .b(b4),  .sum(sum4));
    adder #(.WIDTH(16)) big  (.a(a16), .b(b16), .sum(sum16));

    initial begin
        a4  = 4'd9;       b4  = 4'd8;
        a16 = 16'd60000;  b16 = 16'd10000;
        #1;
        $display("small: %0d + %0d = %0d", a4,  b4,  sum4);
        $display("big  : %0d + %0d = %0d", a16, b16, sum16);
        $finish;
    end
endmodule

ملف مصدر واحد، نسختان، عرضان مختلفان، بلا نسخ ولصق. هذا هو العائد الكامل لـ parameters.

parameters متعددة، تجاوز بالاسم

لـ modules أكبر سيكون لديك غالبًا عدة parameters. تجاوزها بالاسم بأي ترتيب:

module fifo #(
    parameter WIDTH = 8,
    parameter DEPTH = 16,
    parameter AFULL = DEPTH - 2
)(
    input  wire             clk,
    input  wire             reset,
    // ... ports ...
);
    // ...
endmodule

// At the call site:
fifo #(.WIDTH(32), .DEPTH(1024)) cmd_queue (.clk(clk), .reset(reset), ...);

لست مضطرًا لتجاوز كل parameter؛ ما لم تُذكر يحتفظ بافتراضاته. افتراضي AFULL في المثال محسوب من DEPTH، وهذا يعني إن تجاوزت DEPTH، يتبعها AFULL تلقائيًا - بالضبط نوع التبعية الذي يتعامل معها localparam أيضًا إن لم ترد أن يستطيع المستدعون تجاوز AFULL باستقلال.

أخطاء شائعة

نسيان # في التجاوز. counter (.WIDTH(16)) dut(...) يبدو كتجاوز لكن Verilog يقرأ (.WIDTH(16)) كوصلة منفذ. تحتاج counter #(.WIDTH(16)) dut(...).

استخدام parameters حيث ليست ثابتة بما يكفي. parameters تُحلّ في وقت elaboration، قبل وجود أي إشارات. لا يمكنك ضبط parameter على إشارة وقت تشغيل - إن اعتمدت القيمة على ما يفعله دخل في وقت المحاكاة، فهي ليست parameter، بل منطق.

خلط parameter وlocalparam في قائمة المنافذ. فقط parameter يذهب في كتلة #(...) في الأعلى. localparam يعيش داخل الجسم. سيخبرك المترجم إن بدّلت.

ماذا بعد

تستطيع الآن صنع modules حجمها يُضبط في وقت الترجمة. المستندان التاليان يغطّيان قواعد كتابة الثوابت الحرفية (8'h1F، 4'b1010، 32'd100) وقيم x وz التي تظهر عندما تكون الإشارات غير مَقُودة أو متنازَع عليها. بعد ذلك ننتقل إلى العوامل - كل شيء يمكنك فعله بـ vectors وparameters التي رأيتها الآن.